JPS60251692A - 多層セラミック基板における表面導体パターンの形成方法 - Google Patents

多層セラミック基板における表面導体パターンの形成方法

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JPS60251692A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体パッケージに於ける誘電体基板のため
の相互接続導体系の形成方法に係り、更に具体的に云え
ば、多層セラミック基板上に高密度の表面導体パターン
を形成するだめの方法に係る。
〔従来技術〕
将来の半導体パッケージに於ては、各々数百側の回路を
有する、高度に集積化された多数の半導体デバイスが単
一の基板上に装着され、それらのデバイスが動作システ
ムとして相互接続されることが必要とされる。そのため
には、パッケージの基板の領域が今日一般に用いられて
いる単−及び複数のデバイスを有するパッケージの基板
よりも著しく増加され、配線密度が増加され、半導体デ
バイスへの接続のだめに相互に近接して配置された多数
のボンティング用端子が設けられる必要がある。将来の
高密度パッケージに必要とされる条件を満たすことがで
きると考えられる構造体は、多層セラミック基板である
。その構造体については、米国特許第４２４５２７３号
明細書に詳細に記載されている。その基板には、導体領
域が埋込丑れておＱ、極めて複雑な配線相互接続を可能
にしている。その基本的ブ「コセスは、粒状セラミック
材料、樹脂結合剤、及び該結合剤のだめの溶剤より成る
セラミック・スラリを形成し、該スラリをドクタ・ブレ
ードにより成型し、乾燥して未焼結セラミック・シート
を形成し、該未焼結セラミック・シート中に開化を形成
し、該未焼結セラミック・シー］・上に導体路をスクリ
ーン印刷し、該未焼結セラミック・シートを積層化して
、焼結することを含む。
集積回路デバイスの密度及び大きさは益々増加しており
、従ってより多くの端子が益々より高密度に配置される
必要がある。はんだボンディング技術を用いる従来の多
層セラミック基板に於ては上部の層が、半導体デバイス
の端子構造に適合する貫通路構造を有している。導体路
のファン・アウトは、その下の幾つかの層に於て行われ
る。しかしながら、貫通路が相互に近接して配置された
場合には、貫通路中の導体材料と基板のセラミック材料
との間の熱膨張率が異なることにより、焼成中に貫通路
と貫通路との間に亀裂が生じることがある。これは、歩
留シに損失を生じ、初期に短絡を生じなくても、後に問
題を生ぜしめることになる。更に、相互に近接して配置
された多数の端子は、より多くの下の層が導体路のファ
ン・アウト機能を有していることを必要とし、基板のコ
ストを著しく増加させる。
米国特許第３９６８１９３号明細書に於ては、基板の上
面に端子を有する表面導体ファン・アウト・パターンが
設けられている。１つ又はそれ以上の層よ９成るこの表
面導体系は、基板が焼結された後に、マスクを経てスク
リーン印刷するととにより、又はフォトリソグラフィ技
術を用いて、形成することができる。しかしながら、焼
結中に基板は約１７％の縮みを生じることがある。この
縮みは、未焼結の基板をその縮みの量だけ大きく設計す
ることによって調整することができる。しかしながら、
その縮みは、必ずしも基板の領域全体に亘って均一では
ない。成る領域が他の領域よシも多く又は少なく縮んで
、表面に於ける貫通路のパターンに歪みが生じることが
ある。基板の内部導体領域に接触するために接続されね
ばなら々い貫通路のパターンにスクリーン印刷用マスク
又はレジスト露光用マスクを整合することができない場
合がある。この問題は、貫通路がより小さくなシ、基板
がより大きくなるとともに、更に大きくなる。
〔発明が解決しようとする問題点〕
本発明の目的は、セラミック基板に高密度の表面導体パ
ターンを形成するだめの方法を提供することである。
〔問題点を解決するだめの手段〕
本発明は、セラミック基板に高密度の表面導体パターン
を形成するための方法を提供する。本発明の方法は、未
焼結セラミック基板の表面に所望の表面導体パターンを
画成する凹所を形成し、上記セラミック基板を焼結し、
上記凹所を含む上記セラミック基板の表面の少くとも一
部に、上記凹所の側壁上に於ては比較的薄いが全体とし
て実質的に均一な、少くとも１つの導体よ９成る導体層
を付着し、上記導体層の導体のだめのエツチング剤に耐
える材料より成るマスク層を上記導体層上に付着し、上
記凹所に於ける上記導体層の領域の上の上記マスク層の
領域を残すように、上記セラミック基板の平坦な表面の
上方の上記マスク層の領域を除去し、上記マスク層の領
域によシ被覆されている」二記凹所に於ける上記導体層
の領域を残すように、上記導体のためのエツチング剤に
上記セラミック基板の表面をさらし、上記マスク層の残
部を除去することを含む。
本発明の方法を用いることにより、内部導体パターンに
相互接続された表面導体ファン・アウト・パターンを有
する半導体パッケージの基板が形成される。又、本発明
の方法を用いることにより内部導体系と組合わせて相互
接続された表面導体パターンより成るＩ１０導体パター
ンを有する基板が形成される。更に、本発明の方法を用
いる。ことにより、近接して配置された貫通路を上部の
層に必要とせずに、表面導体パターンと下の内部導体領
域との間に信頼性のある接触を生せしめることができる
、半導体デバイスに接続される近接して配置された端子
パターン及びファン・アウト導体パターンを有する基板
が形成される。
〔実施例〕
多層セラミック基板に高密度の表面導体パターンを形成
するだめの本発明による方法の一実施例について詳述す
る。初めに、未焼結のセラミック基板が設けられる。そ
の基板は、２乃至８μｍの範囲の粒度を有する粒状セラ
ミックと、樹脂結合剤と、該結合剤のだめの溶媒との混
合物から形成されることが好ましく、該基板は後に焼結
される。
好ましくは多層セラミック基板である上記セラミック基
板の基本的構造体は、デバイスへの相互接続のために用
いられる近接して配置されたパッド・パターンから電気
的接続体をファン・アウトさせるために通常用いられて
いる上部の幾つかの層を除けば、従来のものと同様であ
る。本発明の方法を適用されたセラミック基板に於ては
、デバイス・パターンからのファン・アウト導体路の一
部を設けるだめに、上部の層を完全に省くことができ、
又はより少ない数の層を用いることができる。
デバイス・パターンのパッドの一部だけが基板の内部の
層上の内部ファン・アウト・パターンに関連しているな
らば、他のパッドの接点は本発明の方法によシ形成され
た表面導体パターンと関連することができるので、上部
の層に於ける貫通路の数が減少し、又貫通路相互間の間
隔をより大きくすることができる。第１図に於て、半導
体デバイスへの接点を設けるための適当な導体領域を有
するＩ１０パッド・パターン３２を有している多層セラ
ミック基板３０が示されている。１列又は複数列の貫通
路３４がパッド・パターン３２を包囲している。本発明
の方法の一実施例に於ては、パッド・パターン３２は、
各々上部の層に於ける貫通路３７と関連している表面パ
ッド３６と、上部の層の上面に装着された点在するパッ
ド３８との組合せよ９成る。パッド３６は、基板内の貫
通路及び導体条片により基板の内部導体領域に相互接続
されている。パッド３８は、表面上の導体路４０により
貫通路３４に相互接続され、貫通路３４は内部導体領域
に相互接続されている。本発明の方法を用いて、他の代
替的パターンを形成することもできることは明らかであ
る。例えば、相互に近接して配置されたパッド・パター
ン３２のすべてを基板の上面に装着し、ファン・アウト
導体パターンのすべてを上面の導体路によシ設けること
もできる。ファン・アウト・パターンに接続されている
貫通路３４は、所望であれば、基板を貫通して伸びるピ
ンであってもよい。多層セラミック基板３０の縦断面が
第２Ａ図に示されている。デバイス−＼の接続のだめの
接点のパターン３２の一部を成す、パッド３６の下の貫
通路３７は、導体条片３９により内部導体領域に接続さ
れている。
次に、基板３０の表面に凹所が形成される。この工程は
第２Ｂ図及び第３Ａ図に示されている。
所望の導体パターンの鏡像である打出しパターン４４を
設けられた打出し用の型４１が、基板３０の表面に押付
けられて、導体路を画成する凹所４０、及び内部のファ
ン・アウト導体系に接続されている貫通路３７上のパッ
ドを画成する凹所３６が形成される。上記の打出し用の
型４１は、例えば除去的エツチング、スパッタリングに
よる侵食等の適当な技術によって形成することができる
。
基板３０は、該基板３０の未焼結材料が軟化するように
、典型的には７５乃至９５Ｃの範囲の温度に加熱される
ことが好ましい。
凹所４０及び３６の形状、幅及び深さは、基板３０の関
連する寸法と一致する任意の適当な寸法であればよい。
好ましくは、凹所４０及び３６の深さは、約０．０１３
乃至約０．０５ｍｍの範囲である。
凹所４０の幅は、約０．０１３乃至約０．０７６ｍｍの
範囲であることが好ましい。最も好ましくは、凹所４０
の幅と深さとの比率が１対３のオーダーである。次に、
基板３０が焼結される。その焼結処理中に、上記基板は
、幅及び長さの両方に於て、略１５乃至２０％の縮みを
生じる。第２Ｃ図に於て、その縮みが示されておシ、基
板３０の全体の形状寸法がより小さく示されている。次
に、導体層４２が、基板３０の表面上に、凹所３６及び
４０の深さよりも浅く付着される。第３Ｂ図に於て導体
層４２の典型的プロフィルが示されている。
導体層４２は、凹所３６及び４０に於ける厚さがそれら
の凹所の高さよシも小さくなるような厚さを有している
ことに留意されたい。基板３０は既に焼結されておシ、
後の高温による工程の影響を受け々いので、導体層４２
は銅、銀等の如き高導電性の金属よ構成ることができる
。必要又は所望であれば、導体層４２は、異、なる゛種
類・の金２．属より成る複数の積層化された層であるこ
とも可能である。導体層４２の付着中だけ基板の他の部
分を金属マスク又はバッフルで遮蔽して、導体層を全面
に付着することによシ、基板の選択された領域を導体層
で被覆してもよい。例えば、金の層を、技術変更パッド
を含む領域上に選択的に付着することができる。それら
のパッド上の金の層は、技術変更用の配線接続を行うた
めに用いられる。導体層４２は、例えば蒸着技術、スパ
ッタリング付着等の任意の適当な技術によって付着する
ことができる。導体層４２が蒸着技術によシ付着される
場合には、第３Ｂ図に示されている如く、凹所３６及び
４０の側壁上に比較的薄い導体層が付着されるように、
導体材料の源が基板から比較的遠くに且つ基板の表面に
直角に配置されるべきである。
重力の場に於て金属粒子を定着させて焼結させる技術、
又は当技術分野で周知の同様な技術の如き他の付着技術
を用いた場合にも、同様な結果を得ることができる。
次に、第３Ｃ図に示されている如く、適当な材料のマス
ク層４６が導体層４２上に、凹所は充填されるが、隆起
領域上には比較的少しのマスク材料しか付着しないよう
に、付着される。そのマスク層の材料は、後に導体層４
２の一部を除去するために用いられる、その導体のだめ
のエツチング剤に耐えるように選択されねばならない。
例えばデクスタ社（Ｄｅｘｔｅｒ　Ｃｏｒｐｏｒａｔｉ
ｏｎ、　Ｎｅｗ　Ｙｏｒｋ）製のＰ　Ｒ２０１１−４Ｗ
ｏｒｎｏｗ　Ｒｅ５ｉｓｔ　Ｐａ５ｔｅ（商品名）を、
基板３０の表面上に絞り出すことができる。それから、
マスク層４６が必要に応じて硬化又は乾燥される。次に
、第３Ｄ図に示されている如く、上記隆起領域上のマス
ク材料が、好ましくは、焼結された基板の歪みを吸収す
るために弾性パッドで裏張りされている、ビューラー社
（Ｂｕｅｈｌｅｒ　Ｌｔｄ、　ｌ１ｌｉｎｏｉｓ）製の
１６００グリツドの炭化シリコン研摩紙の如き、微細な
サンドペーパーを用いてすり落すことによって、除去さ
れる。
又は、マスク層４６の上部を、酸素雰囲気中でプラズマ
により灰化することによって除去することもできる。そ
の結果、凹所３６及び４０を除くすべての領域に於て、
導体層４２の表面が露出する。
次に、第３Ｅ図に示されている如く、導体層４２の露出
している領域が、銅のための過硫酸アンモニウム溶液の
如き適当なエツチング剤によって除去される。適当なレ
ジスト材料をマスク層４６として用いた、スパッタリン
グ・エツチング又は反応性イオン・エツチングを用いる
こともできる。
凹所内の導体は、端部の狭い間隙を除いて上部がマスク
層４６により保護され、又側面がセラミックの壁で保護
されているので、侵食されない。
次に、第３Ｅ図に示されている如く、残されているマス
ク層４６の部分がそのマスク材料に適したエツチング剤
により除去されて、基板の凹所中だけに導体層４２が残
され、その導体層４２が所望の導体パターンを構成する
。導体パターンに於ける開放回路又は短絡回路は、導電
性ペースト或は技術変更の配線により修正することがで
き、又は極端な場合には、溶解させて再処理することも
できる。この表面の導体は、はんだ相互接続体を用いて
デバイスを接続するために適した電気的接続を設けるた
めに用いることができる。本発明の方法によシ形成され
た表面導体パターンは、基板に接続されたデバイスのだ
めのファン・アウト導体パターンを設けるために用いる
ことができ、又は基板の内部に設けられたファン・アウ
ト・パターンを補うこともできる。本発明の方法により
形成された導体パターンに於ける最も重要な利点の１つ
は、焼結中に基板が不均一に縮んだ場合でも該基板中の
貫通路を相互接続するために正確に用いられることであ
る。フォトリソグラフィ技術を用いて同じ導体パターン
を限定するためにこのようにマスクを整合させることは
、焼結処理が完了した後にマスク処理が行われねばなら
ないので、基板が焼結中に不均一に縮んだ場合には不可
能である。
〔発明の効果〕
本発明の方法によれば、セラミック基板に高密度の表面
導体パターンを形成するだめの方法が得られる。
【図面の簡単な説明】
第１図は本発明の方法により形成することができる典型
的な導体パターンの一部を拡大して示している上面図、
第２Ａ図乃至第２Ｃ図及び第３Ａ図乃至第３Ｅ図は本発
明の方法の種々の段階に於ける基板を示している縦断面
図である。 ３０・・多層セラミック基板、３２・・・・Ｉ１０パッ
ド・パターン、３４．３７・・・貫通路、３６・・・・
パッド又はパッドを画成する凹所、３８・・・パッド、
３９・・・導体条片、４０　・・導体路又は導体路を画
成する凹所、４１・・・・打出し用の型、４２・・・・
導体層、４４・・・・打出しパターン、４６・・マスク
層 出願人インターナショカル・ビジネス・マシーンズ・コ
ーポレーション３０−一−−多層セラミ１．り遷１反 ３２−−−４１０バー４”・ノぐターンオ　１　図 オ丁としパターン ４ −２３Ｄ回 第１頁の続き ０発　明　者　ジョセフ・トーツスφ　アメソボン　ヴ
・ リカ合衆国ニューヨーク州ニューΦパルツ、グロースト
リート１幡地

Claims (1)

  1. 【特許請求の範囲】 未焼結セラミック基板の表面に所望の表面導体パターン
    を画成する凹所を形成し、 上記セラミック基板を焼結し、 上記凹所を含む上記セラミック基板の表面の少くとも一
    部に、上記凹所の側壁上に於ては比較的薄いが全体とし
    て実質的に均一な、少くとも１つの導体より成る導体層
    を付着し、 上記導体層の導体のだめのエツチング剤に耐える材料よ
    ９成るマスク層を上記導体層上に付着し、上記凹所に於
    ける上記導体層の領域の上の上記マスク層の領域を残す
    ように、上記セラミック基板の平坦な表面の上方の上記
    マスク層の領域を除去し、 上記マスク層の領域により被覆されている、Ｌ記凹所に
    於ける上記導体層の領域を残すように、上記導体のため
    のエツチング剤に上記セラミック基板の表面をさらし、 上記マスク層の残部を除去することを含む、表面導体パ
    ターンの形成方法。
JP60006047A 1984-05-21 1985-01-18 多層セラミック基板における表面導体パターンの形成方法 Granted JPS60251692A (ja)

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