JPS6025324A - 入力判別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は３種類のレベルを有する信号のレベルと２種類
のレベルを有する信号のレベルを判別してバイナリ−信
号に変換する入力判別回路に関するものである。

従来例の構成とその問題点 以後の説明をかよりやすくするために、２値の信号は、
５Ｖ　、ＯＶの２種類のレベルを有し、それらをそれぞ
れＨレベル、Ｌレベルとする。また３値の（ｇ号ｉｄ、
５　Ｖ　、　２　、５Ｖ　、　ＯＶ　ルヘルを有し、そ
れらをそれぞれＨレベル、Ｍレベル、Ｌレベルとする。

捷ず、３種類のレベルを有する信号と２種類のレベルを
有する信号を判別してバイナリ−信号に変換する入力判
別回路に関して説明する前に、２種類のレベルを有する
信号と２種類のレベルを有する信号を判別してバイナリ
−信号に変換する入力判別回路について説明する。

従来、２種類のレベルを有する信号と、２柾類のレベル
を有する信号を判別してバイナリ−信号に変換する場合
、第１図に示すような２組のコンパレータを組み合わせ
だものが用いられてきた。

以下図面を参照しながら、上述したような従来の入力判
別回路について説明する。

第１図において、１００．２００はそれぞれ第１の入力
端子、第２の入力端子であり、３００　。

４００はそれぞれ第１の出力端子、第２の出力端子であ
り、５００はプラス側給電端子である。

寸だトランジスタ３，４，５，６．７と抵抗８と定電流
源９が第１のコンパレータを構成し、トランジスタ１０
，１１．１２，１３．１４と抵抗１６と定電流源１６が
第２のコンパレータを構成している。

第１のコンパレータおよび第２のコンパレータの制御端
子点であるａ点の電圧■８は入力端子１００および入力
端子２００のレベルと、抵抗１゜２により決まり第１表
のようになる。

以　下　余　白 第１表 第２表においてＲ１，Ｒ２はそれぞれ抵抗１，２の抵抗
値である。

ここで、第１の給電電圧分割点であるｂ点の電圧を■ｂ
、第２の給電電圧分割点である０点の電圧を■　とし、
プラス側給電端子５００に供給する電圧を５ｖとすると
、端子５００に供給される電圧は抵抗１７，１８．１９
により分圧されるので、 と表わされる。

ただし、式（１）　、　（２）におい−ＣＲ１□、Ｒ１
８，Ｒ１９はそれぞれ抵抗１７，１８．１９の抵抗値で
ある。

いま、 となるように抵抗１，２．Ｖｂ、Ｖ。を設定したものと
する。

以上のように構成された入力判別回路の動作について以
下に説明する。

端子１００　、端子２００がそれぞれＬレベル、Ｌレベ
ル、またｆｄＬレベル、Ｈレベルノトキ、点ａの’を圧
ＶａはそれぞれＯｖ、５Ｒ１／（Ｒ１＋Ｒ２）ｖテある
。このときコンパレータを構成する差動トランジスタの
うち基準端子側のトランジスタ４，１０がオン状態とな
って、出力トランジスタ７，１４の両方がオン状態とな
る。また端子１００，２００がそれぞれＨレベル、Ｌレ
ベルのとき、前記点ａノミ圧ｖａは５Ｒ２／（Ｒ１＋Ｒ
２）■であり、コツトきトランジスタ１ｏがオフ状態と
な５て前記トランジスタ１４はオフ状態となる。

なお、このとき前記トランジスタ７はオン状態を維持す
る。

端子１００．端子２ｏＯが両方ともＨレベルのとき、前
記点ａの電圧ｖａ　は５ｖになり、トランジスタ４がオ
フ状態となって前記トランジスタ７もオフ状態となり、
結局第２表のようになる。

第２表 次に、第１図の回路において、入力端子１００が３値の
レベルを有し、入力端子２００が２値のレベルを有する
場合について説明する。

ここでは、入力端子１００　、２０ｏ１出力端子３００
．４００の関係が第３表の場合について考える。

第３表 ところで、端子１００と端子２００と■　の関係は第４
表のようになる。

以　下　余　白 第４表 さて１．第３表の関係を得るためには、端子１００゜２
００の各レベルにおけるｖａ　と第１の給電電圧分割点
であるｂ点の電圧ｖｂ　と第２の給電電圧分割点である
０点の電圧■。が、下記不等式（４）　、　（５）　。

（６）　、　（７）を満足するように設定しなりればな
らない。

上記不等式（４）、　（５）　、　（６）　、　（７）
のうち、（５）　、　（６）は常に成立する。ところが
、（４）　、　（７）は第２図に示すよように同時に成
立させる抵抗１，２の抵抗値は存在しない。

第２図において、１．２，３．４はそれぞれ２・５Ｒ１
／　（Ｒ１＋　Ｒ２）　＋２−５．５Ｒ１／（Ｒ１＋Ｒ
２）、５Ｒ２／（Ｒ１＋Ｒ２）、２　ＬｓＲ２／（Ｒ１
＋　Ｒ２）の曲線であシ、領域Ｉは式（４）が成立する
ｖｃ　の範囲を示し、領域■は式（６）が成立するｖｂ
　の範囲を示している。

したがって、第３表の関係を得るためには、第３図のよ
うに第３のコンパレータを付加しなければならない。第
３図において、第１図と同一部分については同一図番で
示されている。まだトランジスタ２０，２１．２２，２
３，２４．２５と抵抗２６．２７と定電流源２８が第３
のコンパレータを構成し、プラス側給電端子６００に供
給される電圧は抵抗２９．３０で分圧され、第３のコン
パレータの基準端子であるｄ点の電圧■ｄ　を設定して
いる。いま簡単のため■ｄを１．５ｖとする。

以下第３図に示す回路の動作を説明する。入力端子１ｏ
６のレベルがＬレベルのとき、前記第３のコンパレータ
を構成するトランジスタ２１はオン状態となって出力ト
ランジスタ２６はオン状態となる。また入力端子１００
のレベルがＭレベルおよびＨレベルのとき、前記トラン
ジスタ２１はオフ状態となシ前記トランジスタ２６はオ
フ状態となる。

したがって前記トランジスタ２５の状態と入力端子２０
０のレベルと第１および第２のコンパレータ制御端子で
ある点ａの電圧■８　の関係は第６表のようになる。

第５表 第５表においてＲ１，Ｒ２，Ｒ２□　はそれぞれ抵抗１
．２．２７の値の抵抗値である。

いま、第１の給電電圧分割点であるｂ点の電圧■ｂ　と
第２の給電電圧分割点である０点の電圧■。

・・・・・・・・・・・（８） と設定すると、以下筒１および第２のコンパレータは第
１図で説明した場合と同様な動作を行ない、結局第３表
を実現する。

しかしながら、上記第３図のような構成では、第１図の
構成に比ベコンパレータが１つ多くなり素子数が増えて
しまうという欠点を有していた。

発明の目的 本発明は上記欠点に鑑み、コンパレータの数を２つのｉ
ｔで第４表を実現する入力判別回路を提供するものであ
る。

発明の構成 この目的を構成するために、本発明の入力判別回路は、
２つのコンパレータより成り、その制御端子は共通で、
ダイオードと第１の抵抗を介して、それぞれ第１の入力
端子と第２の入力端子に接続されており、基準端子はそ
れぞれ第１の基準電源と第２の基準電源に接続され、制
御端子と第１の基準電源は第２の抵抗で接続されている
。

上記のような構成とすることによって、ダイオードがオ
ン状態のときには、制御端子の電圧は一意的に定まり、
ダイオードがオフ状態のときには、制御端子の電圧は第
２の入力端子の電圧と第１の基準電源の電圧と第１．第
２の抵抗により定まるようにして、第１の入力端子が３
値のレベルをもち、第２の入力端子が２値のレベルをも
つ場合にも、入力判別回路として対応せしめるものであ
る。

実施例の説明 以下本発明の一実施例について、図面を参照しながら説
明する。

第４図は本発明の一実施例における入力判別回路の回路
結線図であり、第１図と同一部分については同一図番で
示されている。

第４図において、第１図と異なる点は、端子１００に接
続された抵抗１をダイオードとし、第１のコンパレータ
の基準端子と第１のコンノくレータの制御端子を接続す
る抵抗２０を加えたことと、第１のコンパレータめ基準
端子にエミッタが接続されたトランジスタ１９を加えた
ことと、第１のコンパレータの基準端子とグランドを接
続する抵抗２１を加えたことである。

以上のように構成された入力判別回路について、以下そ
の動作を説明する。

説明をわかりやすくするため、ダイオード１がオン状態
のときダイオード１の両端子間の？ＩＬ圧をＶＤとする
。まだ抵抗２，２ｏの抵抗値をＲ２゜Ｒ２Ｏとする・ 第１および第２のコンパレータの制御端子である点ａの
電圧Ｖａは、ダイオードがオン状態では端子１００のレ
ベルにＶＤを加えた電圧となり、ダイオードがオフ状態
のときには、第１のコンパレータの基準端子である点ｅ
の電圧■８　と端子２ｏ○のレベルと抵抗２と抵抗２ｏ
で定まる。

いま、 となるように抵抗２，２ｏを設定すると、端子１００と
端子２００と■８　の関係は第６表のようになる。

第６表 そこで、ｖ８　とＭ２給電電圧分割点である０点の電圧
ＶＣを、 Ｖ　（２、５＋　Ｖｐ　・・・・・旧・・（１２）とな
るように設定すると、端子１００．端子２００がそれぞ
れＬレベル、Ｌレベル、またはＬレベル。

Ｈレベルのとき、コンパレータを構成する差動トランジ
スタのうち基準端子側のトランジスタ４゜１０がオン状
態となって、出力トランジスタ７゜１４の両方がオン状
態となる。捷だ端子１００　。

端子２００がそれぞれＭレベル、Ｌレベル、またｉＨレ
ベル、Ｌレベルのとキ、Ｉ−ランジスタ１０がオフ状態
となって前記トランジスタ１４はオフ状態となる。

なお、このとき前記トランジスタ７はオン状態を維持す
る。

端子１００．端子２００がそれぞれＭレベル。

Ｈレベル、ｔ７’ｔｉ、Ｉ：Ｈレベル、Ｈレベルのトキ
、トランジスタ４がオフ状態となって前記トランジスタ
７もオフ状態となり、結局第４表を実現する。

以上のように本実施例によれば、第１図の端子１００に
接続された抵抗１をダイオードに改め、第１のコンパレ
ータの基準端子と制御端子を抵抗で接続し、エミッタが
第１のコンパレータの基準端子に接続されたトランジス
タと、第１のコンパレータの基準端子とグランド間に抵
抗を加えることにより第４図の構成にすると、第１およ
び第２のコンパレータの制御端子電圧は、ダイオードが
　・オン状態のときは一意的に定まり、ダイオードがオ
フ状態のときは端子２００のレベルと第１のコンパレー
タの基準端子の電圧と抵抗２，２ｏにより決定されると
いうｆ１′徴をもち、この特徴を利用して第４表を実現
することができる。

なお、上述の実施例においては第４表を実現する場合の
みについて説明したが、抵抗２　、２０　。

１６．１７．１８の抵抗値の変更、あるいはダイオード
の向きを逆転することによって、第４表以イオードを介
して第１および第２のコンパレータの制御端子に接続し
、第１のコンパレータの基準端子と制御端子を抵抗で接
続することにより、第１の入力端子が３値のレベルをも
ち、第２の入力端子が２値のレベルをもつ場合にも、２
つのコンパレータで入力判別回路を構成でき、従来例に
比べ素子数を少なくすることができ、その実用的効果は
大なるものがある。

【図面の簡単な説明】

第１図および第３図はそれぞれ従来例の入力判別回路を
示す回路結線図、第２図は第１図の入力判別回路の動作
を説明するだめの状態図、第４図は本発明の一実施例に
おける入力判別回路の回路結線図である。 １ｏ９・・・・・入力端子、２００　・・・入力端子、
３００・・・・出力端子、４００出力端子、１，２゜８
．１５，１７，１８，１９，２６，２７，２９゜３０・
・・・・・抵抗、３，４，５，６，１０．１１．１２゜
１３．１４，２０，２１．２２，２３，２４．２５・・
・・トランジスタ、９，１６．２８・・・・・・定電流
源。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 Ｅｆ／Ｒ２

Claims (1)

【特許請求の範囲】
1. 制御端子が、ダイオードを介して第１の入力端子に接続
   され、かつ第１の抵抗を介して第２の入力端子に接続さ
   れ、基準端子が第１の基準電源に接続された第１のコン
   パレータと、前記第１のコンパレータの基準端子側と前
   記第１のコンパレータの制御端子側を接続する第２の抵
   抗と、前記第１のコンパレータの制御端子に制御端子が
   接続され、基準端子が第２の基準電源に接続された第２
   のコンパレータとにより構成され、前記ダイオードがオ
   ン状態のときは前記第１および第２のコンパレータの制
   御端子の電圧は一意的に定まり、前記ダイオードがオフ
   状態のときは前記第１の基準電源の出力電圧と前記第２
   の入力端子の電圧と前記第１．第２の抵抗により、前記
   第１および第２のコンパレータの制御端子の電圧を決め
   ることを特徴とした入力判別回路。