JPH0451097B2 - - Google Patents
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- JPH0451097B2 JPH0451097B2 JP58133812A JP13381283A JPH0451097B2 JP H0451097 B2 JPH0451097 B2 JP H0451097B2 JP 58133812 A JP58133812 A JP 58133812A JP 13381283 A JP13381283 A JP 13381283A JP H0451097 B2 JPH0451097 B2 JP H0451097B2
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- Japan
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- level
- comparator
- voltage
- input
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
産業上の利用分野
本発明は３種類のレベルを有する信号のレベル
と２種類のレベルを有する信号のレベルを判別し
てバイナリー信号に変換する入力判別回路に関す
るものである。 従来例の構成とその問題点 以後の説明をかよりやすくするために、２値の
信号は、5V、0Vの２種類のレベルを有し、それ
らをそれぞれＨレベル、Ｌレベルとする。また３
値の信号は、5V、2.5V、0Vのレベルを有し、そ
れらをそれぞれＨレベル、Ｌレベルとする。 まず、３種類のレベルを有する信号と２種類の
レベルを有する信号を判別してバイナリー信号に
変換する入力判別回路に関して説明する前に、２
種類のレベルを有する信号と２種類のレベルを有
する信号を判別してバイナリー信号に変換する入
力判別回路について説明する。 従来、２種類のレベルを有する信号と、２種類
のレベルを有する信号を判別してバイナリー信号
に変換する場合、第１図に示すような２組のコン
パレータを組み合わせたものが用いられてきた。 以下図面を参照しながら、上述したような従来
の入力判別回路について説明する。 第１図において、１００，２００はそれぞれ第
１の入力端子、第２の入力端子であり、３００，
４００はそれぞれ第１の出力端子、第２の出力端
子であり、５００はプラス側給電端子である。 またトランジスタ３，４，５，６，７と抵抗８
と定電流源９が第１のコンパレータを構成し、ト
ランジスタ１０，１１，１２，１３，１４と抵抗
１５と定電流源１６が第２のコンパレータを構成
している。 第１のコンパレータおよび第２のコンパレータ
の制御端子点であるａ点の電圧Vaは入力端子１
００および入力端子２００のレベルと、抵抗１，
２により決まり第１表のようになる。
と２種類のレベルを有する信号のレベルを判別し
てバイナリー信号に変換する入力判別回路に関す
るものである。 従来例の構成とその問題点 以後の説明をかよりやすくするために、２値の
信号は、5V、0Vの２種類のレベルを有し、それ
らをそれぞれＨレベル、Ｌレベルとする。また３
値の信号は、5V、2.5V、0Vのレベルを有し、そ
れらをそれぞれＨレベル、Ｌレベルとする。 まず、３種類のレベルを有する信号と２種類の
レベルを有する信号を判別してバイナリー信号に
変換する入力判別回路に関して説明する前に、２
種類のレベルを有する信号と２種類のレベルを有
する信号を判別してバイナリー信号に変換する入
力判別回路について説明する。 従来、２種類のレベルを有する信号と、２種類
のレベルを有する信号を判別してバイナリー信号
に変換する場合、第１図に示すような２組のコン
パレータを組み合わせたものが用いられてきた。 以下図面を参照しながら、上述したような従来
の入力判別回路について説明する。 第１図において、１００，２００はそれぞれ第
１の入力端子、第２の入力端子であり、３００，
４００はそれぞれ第１の出力端子、第２の出力端
子であり、５００はプラス側給電端子である。 またトランジスタ３，４，５，６，７と抵抗８
と定電流源９が第１のコンパレータを構成し、ト
ランジスタ１０，１１，１２，１３，１４と抵抗
１５と定電流源１６が第２のコンパレータを構成
している。 第１のコンパレータおよび第２のコンパレータ
の制御端子点であるａ点の電圧Vaは入力端子１
００および入力端子２００のレベルと、抵抗１，
２により決まり第１表のようになる。
【表】
第２表においてR1、R2はそれぞれ抵抗１，２
の抵抗値である。 ここで、第１の給電電圧分割点であるｂ点の電
圧をVb、第２の給電電圧分割点であるｃ点の電
圧をVcとし、プラス側給電端子５００に供給す
る電圧を5Vとすると、端子５００に供給される
電圧は抵抗１７，１８，１９により分圧されるの
で、 Vb＝５（R18＋R19）／R17＋R18＋R19 …(1) Vc＝5R19／R17＋R18＋R19 …(2) と表わされる。 ただし、式(1)、(2)においてR17、R18、R19はそ
れぞれ抵抗１７，１８，１９の抵抗値である。 いま、 5R1／R1＋R2＜Vc＜5R2／R1＋R2＜Vb …(3) となるように抵抗１，２，Vb，Vcを設定したも
のとする。 以上のように構成された入力判別回路の動作に
ついて以下に説明する。 端子１００、端子２００がそれぞれＬレベル、
Ｌレベル、またはＬレベル、Ｈレベルのとき、点
ａの電圧Vaはそれぞれ0V、5R1／（R1＋R2）Ｖ
である。このときコンパレータを構成する差動ト
ランジスタのうち基準端子側のトランジスタ４，
１０がオン状態となつて、出力トランジスタ７，
１４の両方がオン状態となる。また端子１００，
２００がそれぞれＨレベル、Ｌレベルのとき、前
記点ａの電圧Vaは5R2／（R1＋R2）Ｖであり、
このときトランジスタ１０がオフ状態となつて前
記トランジスタ１４はオフ状態となる。 なお、このとき前記トランジスタ７はオン状態
を維持する。 端子１００、端子２００が両方ともＨレベルの
とき、前記点ａの電圧Vaは5Vになり、トランジ
スタ４がオフ状態となつて前記トランジスタ７も
オフ状態となり、結局第２表のようになる。
の抵抗値である。 ここで、第１の給電電圧分割点であるｂ点の電
圧をVb、第２の給電電圧分割点であるｃ点の電
圧をVcとし、プラス側給電端子５００に供給す
る電圧を5Vとすると、端子５００に供給される
電圧は抵抗１７，１８，１９により分圧されるの
で、 Vb＝５（R18＋R19）／R17＋R18＋R19 …(1) Vc＝5R19／R17＋R18＋R19 …(2) と表わされる。 ただし、式(1)、(2)においてR17、R18、R19はそ
れぞれ抵抗１７，１８，１９の抵抗値である。 いま、 5R1／R1＋R2＜Vc＜5R2／R1＋R2＜Vb …(3) となるように抵抗１，２，Vb，Vcを設定したも
のとする。 以上のように構成された入力判別回路の動作に
ついて以下に説明する。 端子１００、端子２００がそれぞれＬレベル、
Ｌレベル、またはＬレベル、Ｈレベルのとき、点
ａの電圧Vaはそれぞれ0V、5R1／（R1＋R2）Ｖ
である。このときコンパレータを構成する差動ト
ランジスタのうち基準端子側のトランジスタ４，
１０がオン状態となつて、出力トランジスタ７，
１４の両方がオン状態となる。また端子１００，
２００がそれぞれＨレベル、Ｌレベルのとき、前
記点ａの電圧Vaは5R2／（R1＋R2）Ｖであり、
このときトランジスタ１０がオフ状態となつて前
記トランジスタ１４はオフ状態となる。 なお、このとき前記トランジスタ７はオン状態
を維持する。 端子１００、端子２００が両方ともＨレベルの
とき、前記点ａの電圧Vaは5Vになり、トランジ
スタ４がオフ状態となつて前記トランジスタ７も
オフ状態となり、結局第２表のようになる。
【表】
次に、第１図の回路において、入力端子１００
が３値のレベルを有し、入力端子２００が２値の
レベルを有する場合について説明する。 ここでは、入力端子１００，２００、出力端子
３００，４００の関係が第３表の場合について考
える。
が３値のレベルを有し、入力端子２００が２値の
レベルを有する場合について説明する。 ここでは、入力端子１００，２００、出力端子
３００，４００の関係が第３表の場合について考
える。
【表】
ところで、端子１００と端子２００とVaの関
係は第４表のようになる。
係は第４表のようになる。
【表】
【表】
さて、第３表の関係を得るためには、端子１０
０，２００の各レベルにおけるVaと第１の給電
電圧分割点であるｂ点の電圧Vbと第２の給電電
圧分割点であるｃ点の電圧Vcが、下記不等式(4)、
(5)、(6)、(7)を満足するように設定しなければなら
ない。 5R1／R1＋R2＜Vc＜2.5R2／R1＋R2 …(4) 2.5R2／R1＋R2＜5R2／R1＋R2 …(5) 5R2／R1＋R2＜Vb＜2.5R1／R1＋R2＋2.5 …(6) 2.5R1／R1＋R2＋2.5＜５ …(7) 上記不等式(4)、(5)、(6)、(7)のうち、(5)、(6)は常
に成立する。ところが、(4)、(7)は第２図に示すよ
うに同時に成立させる抵抗１，２の抵抗値は存在
しない。 第２図において、１，２，３，４はそれぞれ
2.5R1／（R1＋R2）＋2.5、5R1／（R1＋R2）、
5R2／（R1＋R2）、2.5R2／（R1＋R2）の曲線で
あり、領域は式(4)が成立するVcの範囲を示し、
領域は式(6)が成立するVbの範囲を示している。 したがつて、第３表の関係を得るためには、第
３図のように第３のコンパレータを付加しなけれ
ばならない。第３図において、第１図と同一部分
については同一図番で示されている。またトラン
ジスタ２０，２１，２２，２３，２４，２５と抵
抗２６，２７と定電流源２８が第３のコンパレー
タを構成し、プラス側給電端子５００に供給され
る電圧は抵抗２９，３０で分圧され、第３のコン
パレータの基準端子であるｄ点の電圧Vdを設定
している。いま簡単のためVdを1.5Vとする。 以下第３図に示す回路の動作を説明する。入力
端子１００のレベルがＬレベルのとき、前記第３
のコンパレータを構成するトランジスタ２１はオ
ン状態となつて出力トランジスタ２５はオン状態
となる。また入力端子１００のレベルがＭレベル
およびＨレベルのとき、前記トランジスタ２１は
オフ状態となり前記トランジスタ２５はオフ状態
となる。 したがつて前記トランジスタ２５の状態と入力
端子２００のレベルと第１および第２のコンパレ
ータ制御端子である点ａの電圧Vaの関係は第５
表のようになる。
０，２００の各レベルにおけるVaと第１の給電
電圧分割点であるｂ点の電圧Vbと第２の給電電
圧分割点であるｃ点の電圧Vcが、下記不等式(4)、
(5)、(6)、(7)を満足するように設定しなければなら
ない。 5R1／R1＋R2＜Vc＜2.5R2／R1＋R2 …(4) 2.5R2／R1＋R2＜5R2／R1＋R2 …(5) 5R2／R1＋R2＜Vb＜2.5R1／R1＋R2＋2.5 …(6) 2.5R1／R1＋R2＋2.5＜５ …(7) 上記不等式(4)、(5)、(6)、(7)のうち、(5)、(6)は常
に成立する。ところが、(4)、(7)は第２図に示すよ
うに同時に成立させる抵抗１，２の抵抗値は存在
しない。 第２図において、１，２，３，４はそれぞれ
2.5R1／（R1＋R2）＋2.5、5R1／（R1＋R2）、
5R2／（R1＋R2）、2.5R2／（R1＋R2）の曲線で
あり、領域は式(4)が成立するVcの範囲を示し、
領域は式(6)が成立するVbの範囲を示している。 したがつて、第３表の関係を得るためには、第
３図のように第３のコンパレータを付加しなけれ
ばならない。第３図において、第１図と同一部分
については同一図番で示されている。またトラン
ジスタ２０，２１，２２，２３，２４，２５と抵
抗２６，２７と定電流源２８が第３のコンパレー
タを構成し、プラス側給電端子５００に供給され
る電圧は抵抗２９，３０で分圧され、第３のコン
パレータの基準端子であるｄ点の電圧Vdを設定
している。いま簡単のためVdを1.5Vとする。 以下第３図に示す回路の動作を説明する。入力
端子１００のレベルがＬレベルのとき、前記第３
のコンパレータを構成するトランジスタ２１はオ
ン状態となつて出力トランジスタ２５はオン状態
となる。また入力端子１００のレベルがＭレベル
およびＨレベルのとき、前記トランジスタ２１は
オフ状態となり前記トランジスタ２５はオフ状態
となる。 したがつて前記トランジスタ２５の状態と入力
端子２００のレベルと第１および第２のコンパレ
ータ制御端子である点ａの電圧Vaの関係は第５
表のようになる。
【表】
第５表においてR1、R2、R27はそれぞれ抵抗
１，２，２７の値の抵抗値である。 いま、第１の給電電圧分割点であるｂ点の電圧
Vbと第２の給電電圧分割点であるｃ点の電圧Vc
を 5R1／R1＋R2＜Vc＜R1＋R2／R1＋R2＋R27＜Vb＜５ …(8) と設定すると、以下第１および第２のコンパレー
タは第１図で設明した場合と同様な動作を行な
い、結局第３表を実現する。 しかしながら、上記第３図のような構成では、
第１図の構成に比べコンパレータが１つ多くなり
素子数が増えてしまうという欠点を有していた。 発明の目的 本発明は上記欠点に鑑み、コンパレータの数を
２つのままで第４表を実現する入力判別回路を提
供するものである。 発明の構成 この目的を構成するために、本発明の入力判別
回路は、２つのコンパレータより成り、その制御
端子は共通で、ダイオードと第１の抵抗を介し
て、それぞれ第１の入力端子と第２の入力端子に
接続されており、基端素子はそれぞれ第１の基準
電源と第２の基準電源に接続され、制御端子と第
１の基準電源は第２の抵抗で接続されている。 上記のような構成とすることによつて、ダイオ
ードがオン状態のときには、制御端子の電圧は一
意的に定まり、ダイオードがオフ状態のときに
は、制御端子の電圧は第２の入力端子の電圧と第
１の基準電源の電圧と第１、第２の抵抗により定
まるようにして、第１の入力端子が３値のレベル
をもち、第２の入力端子が２値のレベルをもつ場
合にも、入力判別回路として対応せしめるもので
ある。 実施例の説明 以下本発明の一実施例について、図面を参照し
ながら説明する。 第４図は本発明の一実施例における入力判別回
路の回路結線図であり、第１図と同一部分につい
ては同一図番で示されている。 第４図において、第１図と異なる点は、端子１
００に接続された抵抗１をダイオードとし、第１
のコンパレータの基準端子と第１のコンパレータ
の制御端子を接続する抵抗２０を加えたことと、
第１のコンパレータの基準端子にエミツタが接続
されたトランジスタ１９を加えたことと、第１の
コンパレータの基準端子とグランドを接続する抵
抗２１を加えたことである。 以上のように構成された入力判別回路につい
て、以下その動作を説明する。 説明をわかりやすくするため、ダイオード１が
オン状態のときダイオード１の両端子間の電圧を
VDとする。また抵抗２，２０の抵抗値をR2、R20
とする。 第１および第２のコンパレータの制御端子であ
る点ａの電圧Vaは、ダイオードがオン状態では
端子１００のレベルにvDを加えた電圧となり、ダ
イオードがオフ状態のときには、第１のコンパレ
ータの基準端子である点ｅの電圧Veと端子２０
０のレベルと抵抗２と抵抗２０で定まる。 いま、 VD＜VeR2／R2＋R20 …(9) 2.5＋VD＜Ve−2.5／R2＋R20 …(10) となるように抵抗２，２０を設定すると、端子１
００と端子２００とVaの関係は第６表のように
なる。
１，２，２７の値の抵抗値である。 いま、第１の給電電圧分割点であるｂ点の電圧
Vbと第２の給電電圧分割点であるｃ点の電圧Vc
を 5R1／R1＋R2＜Vc＜R1＋R2／R1＋R2＋R27＜Vb＜５ …(8) と設定すると、以下第１および第２のコンパレー
タは第１図で設明した場合と同様な動作を行な
い、結局第３表を実現する。 しかしながら、上記第３図のような構成では、
第１図の構成に比べコンパレータが１つ多くなり
素子数が増えてしまうという欠点を有していた。 発明の目的 本発明は上記欠点に鑑み、コンパレータの数を
２つのままで第４表を実現する入力判別回路を提
供するものである。 発明の構成 この目的を構成するために、本発明の入力判別
回路は、２つのコンパレータより成り、その制御
端子は共通で、ダイオードと第１の抵抗を介し
て、それぞれ第１の入力端子と第２の入力端子に
接続されており、基端素子はそれぞれ第１の基準
電源と第２の基準電源に接続され、制御端子と第
１の基準電源は第２の抵抗で接続されている。 上記のような構成とすることによつて、ダイオ
ードがオン状態のときには、制御端子の電圧は一
意的に定まり、ダイオードがオフ状態のときに
は、制御端子の電圧は第２の入力端子の電圧と第
１の基準電源の電圧と第１、第２の抵抗により定
まるようにして、第１の入力端子が３値のレベル
をもち、第２の入力端子が２値のレベルをもつ場
合にも、入力判別回路として対応せしめるもので
ある。 実施例の説明 以下本発明の一実施例について、図面を参照し
ながら説明する。 第４図は本発明の一実施例における入力判別回
路の回路結線図であり、第１図と同一部分につい
ては同一図番で示されている。 第４図において、第１図と異なる点は、端子１
００に接続された抵抗１をダイオードとし、第１
のコンパレータの基準端子と第１のコンパレータ
の制御端子を接続する抵抗２０を加えたことと、
第１のコンパレータの基準端子にエミツタが接続
されたトランジスタ１９を加えたことと、第１の
コンパレータの基準端子とグランドを接続する抵
抗２１を加えたことである。 以上のように構成された入力判別回路につい
て、以下その動作を説明する。 説明をわかりやすくするため、ダイオード１が
オン状態のときダイオード１の両端子間の電圧を
VDとする。また抵抗２，２０の抵抗値をR2、R20
とする。 第１および第２のコンパレータの制御端子であ
る点ａの電圧Vaは、ダイオードがオン状態では
端子１００のレベルにvDを加えた電圧となり、ダ
イオードがオフ状態のときには、第１のコンパレ
ータの基準端子である点ｅの電圧Veと端子２０
０のレベルと抵抗２と抵抗２０で定まる。 いま、 VD＜VeR2／R2＋R20 …(9) 2.5＋VD＜Ve−2.5／R2＋R20 …(10) となるように抵抗２，２０を設定すると、端子１
００と端子２００とVaの関係は第６表のように
なる。
【表】
そこで、Veと第２給電電圧分割点であるｃ点
の電圧Vcを、 VD＜Vc＜VeR2／R2＋R20 …(11) Ve＜2.5＋VD …(12) Ve＜（Ve−５）R2／R2＋R20＋５ …(13) となるように設定すると、端子１００、端子２０
０がそれぞれＬレベル、Ｌレベル、またはＬレベ
ル、Ｈレベルのとき、コンパレータを構成する差
動トランジスタのうち基準端子側のトランジスタ
４，１０がオン状態となつて、出力トランジスタ
７，１４の両方がオン状態となる。また端子１０
０、端子２００がそれぞれＭレベル、Ｌレベル、
またはＨレベル、Ｌレベルのとき、トランジスタ
１０がオフ状態となつて前記トランジスタ１４は
オフ状態となる。 なお、このとき前記トランジスタ７はオン状態
を維持する。 端子１００、端子２００がそれぞれＭレベル、
Ｈレベル、またはＨレベル、Ｈレベルのとき、ト
ランジスタ４がオフ状態となつて前記トランジス
タ７もオフ状態となり、結局第４表を実現する。 以上のように本実施例によれば、第１図の端子
１００に接続された抵抗１のダイオードに改め、
第１のコンパレータの基準端子と制御端子を抵抗
で接続し、エミツタが第１のコンパレータの基準
端子に接続されたトランジスタと、第１のコンパ
レータの基準端子とグランド間に抵抗を加えるこ
とにより第４図の構成にすると、第１および第２
のコンパレータの制御端子電圧は、ダイオードが
オン状態のときは一意的に定まり、ダイオードが
オフ状態のときは端子２００のレベルと第１のコ
ンパレータの基準端子の電圧と抵抗２，２０によ
り決定されるという特徴をもち、この特徴を利用
して第４表を実現することができる。 なお、上述の実施例においては第４表を実現す
る場合のみについて説明したが、抵抗２，２０，
１６，１７，１８の抵抗値の変更、あるいはダイ
オードの向きを逆転することによつて、第４表以
外にも応用は可能である。 発明の効果 以上のように本発明は、第１の入力端子をダイ
オードを介して第１および第２のコンパレータの
制御端子に接続し、第１のコンパレータの基準端
子と制御端子を抵抗で接続することにより、第１
の入力端子が３値のレベルをもち、第２の入力端
子が２値のレベルをもつ場合にも、２つのコンパ
レータで入力判別回路を構成でき、従来例に比べ
素子数を少なくすることができ、その実用的効果
は大なるものがある。
の電圧Vcを、 VD＜Vc＜VeR2／R2＋R20 …(11) Ve＜2.5＋VD …(12) Ve＜（Ve−５）R2／R2＋R20＋５ …(13) となるように設定すると、端子１００、端子２０
０がそれぞれＬレベル、Ｌレベル、またはＬレベ
ル、Ｈレベルのとき、コンパレータを構成する差
動トランジスタのうち基準端子側のトランジスタ
４，１０がオン状態となつて、出力トランジスタ
７，１４の両方がオン状態となる。また端子１０
０、端子２００がそれぞれＭレベル、Ｌレベル、
またはＨレベル、Ｌレベルのとき、トランジスタ
１０がオフ状態となつて前記トランジスタ１４は
オフ状態となる。 なお、このとき前記トランジスタ７はオン状態
を維持する。 端子１００、端子２００がそれぞれＭレベル、
Ｈレベル、またはＨレベル、Ｈレベルのとき、ト
ランジスタ４がオフ状態となつて前記トランジス
タ７もオフ状態となり、結局第４表を実現する。 以上のように本実施例によれば、第１図の端子
１００に接続された抵抗１のダイオードに改め、
第１のコンパレータの基準端子と制御端子を抵抗
で接続し、エミツタが第１のコンパレータの基準
端子に接続されたトランジスタと、第１のコンパ
レータの基準端子とグランド間に抵抗を加えるこ
とにより第４図の構成にすると、第１および第２
のコンパレータの制御端子電圧は、ダイオードが
オン状態のときは一意的に定まり、ダイオードが
オフ状態のときは端子２００のレベルと第１のコ
ンパレータの基準端子の電圧と抵抗２，２０によ
り決定されるという特徴をもち、この特徴を利用
して第４表を実現することができる。 なお、上述の実施例においては第４表を実現す
る場合のみについて説明したが、抵抗２，２０，
１６，１７，１８の抵抗値の変更、あるいはダイ
オードの向きを逆転することによつて、第４表以
外にも応用は可能である。 発明の効果 以上のように本発明は、第１の入力端子をダイ
オードを介して第１および第２のコンパレータの
制御端子に接続し、第１のコンパレータの基準端
子と制御端子を抵抗で接続することにより、第１
の入力端子が３値のレベルをもち、第２の入力端
子が２値のレベルをもつ場合にも、２つのコンパ
レータで入力判別回路を構成でき、従来例に比べ
素子数を少なくすることができ、その実用的効果
は大なるものがある。
第１図および第３図はそれぞれ従来例の入力判
別回路を示す回路結線図、第２図は第１図の入力
判別回路の動作を説明するための状態図、第４図
は本発明の一実施例における入力判別回路の回路
結線図である。 １００……入力端子、２００……入力端子、３
００……出力端子、４００……出力端子、１，
２，８，１５，１７，１８，１９，２６，２７，
２９，３０……抵抗、３，４，５，６，１０，１
１，１２，１３，１４，２０，２１，２２，２
３，２４，２５……トランジスタ、９，１６，２
８……定電流源。
別回路を示す回路結線図、第２図は第１図の入力
判別回路の動作を説明するための状態図、第４図
は本発明の一実施例における入力判別回路の回路
結線図である。 １００……入力端子、２００……入力端子、３
００……出力端子、４００……出力端子、１，
２，８，１５，１７，１８，１９，２６，２７，
２９，３０……抵抗、３，４，５，６，１０，１
１，１２，１３，１４，２０，２１，２２，２
３，２４，２５……トランジスタ、９，１６，２
８……定電流源。
Claims (1)
- １ 制御端子が、ダイオードを介して第１の入力
端子に接続され、かつ第１の抵抗を介して第２の
入力端子に接続され、基準端子が第１の基準電源
に接続された第１のコンパレータと、前記第１の
コンパレータの基準端子側と前記第１のコンパレ
ータの制御端子側を接続する第２の抵抗と、前記
第１のコンパレータの制御端子に制御端子が接続
され、基準端子が第２の基準電源に接続された第
２のコンパレータとにより構成され、前記ダイオ
ードがオン状態のときは前記第１および第２のコ
ンパレータの制御端子の電圧は一意的に定まり、
前記ダイオードがオフ状態のときは前記第１の基
準電源の出力電圧と前記第２の入力端子の電圧と
前記第１、第２の抵抗により、前記第１および第
２のコンパレータの制御端子の電圧を決めること
を特徴とした入力判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133812A JPS6025324A (ja) | 1983-07-21 | 1983-07-21 | 入力判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133812A JPS6025324A (ja) | 1983-07-21 | 1983-07-21 | 入力判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6025324A JPS6025324A (ja) | 1985-02-08 |
| JPH0451097B2 true JPH0451097B2 (ja) | 1992-08-18 |
Family
ID=15113614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133812A Granted JPS6025324A (ja) | 1983-07-21 | 1983-07-21 | 入力判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025324A (ja) |
-
1983
- 1983-07-21 JP JP58133812A patent/JPS6025324A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6025324A (ja) | 1985-02-08 |
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