JPS60254629A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明は半導体装置の製造方法に係り、特に素子間分離
領域或いはキャパシタに用いる半導体による溝構造の形
成方法に関する。

（ｂ）技術の背景 半導体集積回路装置の高集積化は著しく、最近までは主
として個々の素子の大きさを縮小することによって咳高
集積化が実現されて来た。

然しこの方法による高集積化には限界があり、この限界
を破るべく開発されたのが、半導体表面に溝を形成し、
この溝を素子分離やキャパシタとして使用する方法であ
る （Ｃ）従来技術と問題点 一般に半導体表面の溝は、第１図に示すような方法によ
り形成されていた。

即ち第１図（ａ）に示すように、半導体基板例えばシリ
コン基板１上にレジスト等からなるマスク・パターン２
を形成し、次いで第１図（ｂｌに示すように該マスク・
パターン２の開孔を介して基板面に対して垂直方向の異
方性を有する例えば反応性イオンエツチング手段により
前記開孔内に表出する基板１面のエツチングを行い、該
基板面に所定の深さを有する分離溝３を形成するもので
ある。

然し此の方法には第１゛図（ｂ）に示すように、反応性
イオンエツチングに際して溝３の内面にイオン衝撃のダ
メージや金属汚染による欠陥りが生成され、該欠陥りに
よる電流リークが生ずると言う問題や、同図に示すよう
に深さが溝幅に対して著しく深い溝３の場合、形状が中
程で拡がる傾向があリ、又深さを再現性良く制御するの
が難しい等、量産上好ましくない問題があった。

（ｄ）発明の目的 本発明は従来方法の上記問題点を除去し、素子分離に用
いた場合素子特性を劣化せしめることがなく、且つキャ
パシタに用いた場合その容量値が再現性よく得られるよ
うな、半導体よりなる溝の形成方法を提供することを目
的とする。

（ＰＩ）発明の構成 上記本発明の目的は、半導体基板上に絶縁膜パターンを
形成し、該半導体基板の表出面上に選択エピタキシャル
成長法により単結晶半導体層を形成した後、該絶縁膜パ
ターンを除去することによって、該半導体基板面に半導
体層によってなる溝状構造を形成する工程をを含む本発
明による半導体装置の製造方法によって達成される。

即ち本発明においては、半導体基板上に溝に相当する幅
を有し且つ凹凸の無いほぼ垂直な側面を有する絶縁膜マ
スク・パターンを形成し、選択エピタキシャル成長によ
り表出基板面に選択的に単結晶半導体層を成長せしめ、
前記マスク・パターンを除去して該マスク・パターンに
整合する凹凸の無いほぼ垂直な側面を持つ分離溝を形成
するものである。

かくて、 溝の深さは選択エピタキシャル成長層の厚みによって決
定されるため、再現性よく且つ精度良く決定される、 溝形状は絶縁膜マスクのエツチング形状で決定されるが
、該絶縁膜をパターンニングする際の該絶縁膜の除去部
分が通常能動素子領域に対応して幅広い面積を有するた
めエツチングが均一に行われるので、正確な形状制御が
可能である、ダメージや金属汚染がない、 基板と選択エピタキシャル成長層との不純物型や濃度を
独立に決定できるので、例えば基板に高濃度ｐ型をエピ
タキシャル層に低濃度ｐ型を用いることによって、０Ｍ
Ｏ３のランチアップの防止やα線対策に寄与し得る、 等積々の効果が得られる。

（ｆ）発明の実施例 以下本発明を、第２図（ａ）乃至（ｅｌに示す一実施例
の工程断面図及び第３図（ａ）乃至（ｄ）に示す他の一
実施例の工程断面図を参照し具体的に説明する。

第３図に示すのは、上記溝構造を素子間分離に用いる場
合における溝内を熱酸化膜によって完全に埋める実施例
である。

第２図（ａ）参照 先ず所望の導電型を有するシリコン基板１上に、熱酸化
法若しくはＣＶＤ法により例えば１〜５μｍ程度の厚さ
の二酸化シリコン（ＳｉＯ□）膜を形成し、例えばりア
クティブ・イオンエツチング法によりパターンニングを
おこなって、該シリコン基板ｌ上に例えば０．５〜１μ
ｍ程度の幅を有し且つ凹凸の無いほぼ垂直な側面を有す
る複数のＳｉＯ□マスク・パターン６を所定の間隔で形
成する。

第２図（ｂ）参照 次いで塩素系の反応ガス即ち四塩化珪素（ＳｉＣ１４）
、トリクロルシラン（ＳｉＨＣｌｓ）　、ジクロルシラ
ン（ＳｉＨｚＣｈ　）　、モノクロルシラン（ＳｉＨｓ
Ｃｌ）等を用いる通常の選択エピタキシャル成長技術に
より、表出しているシリコン基板１面に所望導電型を有
する例えば１〜５μｍ程度の厚さの単結晶シリコン層７
を形成する。此の際単結晶シリコン層７はＳｉ０ｇマス
ク・パターン６より厚くても支障は無い。

第２図１ｃ）参照 次いで弗酸系の液を用いる通常のウェット・エンチング
方法によりＳｉＯ□マスク・パターン６を除去して、シ
リコン基板１と単結晶シリコン層７によって構成される
溝３を形成する。この陳情３の側面は５ｉｆｔマスク・
パターン６に整合して凹凸の無いほぼ垂直な面に形成さ
れる。

第２図（ｄｌ参照 次いで例えばウェット酸素中で行う通常の熱酸化法によ
り上記分離溝３の内面及び該港内に表出する単結晶シリ
コン層７の上面に、分離溝３を埋める厚さく溝幅にほぼ
相当する）の熱酸化５ｉＯｚ膜８を成長させる。なお前
述したように溝３の側面には凹凸部が形成されていない
ので熱酸化ＳｉＯ□膜８の内部に空洞が形成されること
はない。

又上記熱酸化ＳｉＯ□膜８を形成するに際しての溝幅の
拡がりは溝幅の２分の１程度で済むので、分離領域の幅
は従来の選択酸化法によるものにくらべて大幅に縮小で
きる。

第２図（ｅｌ参照 次いで従来同様の平面研磨法（機械的な平面研磨手段、
プラズマによる平面研磨手段等）により単結晶シリコン
層７上の熱酸化ＳｉＯ□膜８を選択的に除去し、熱酸化
ＳｉＯ□膜８が埋め込まれた溝３よりなる素子間分離領
域５が完成する。

第３図は溝の内部が多結晶シリコン層で埋められる素子
間分離領域の変形例である。

第３図（ａｌ参照 此の場合は前記実施例と同様な方法でシリコン基板１と
単結晶シリコン層７で構成される分離溝３を形成した後
、通常の熱酸化法により溝３の内面及び単結晶シリコン
層７の上面に厚さ例えば５００人程度の熱酸化ＳｉＯ□
膜８を形成し、次いで該溝３の内面及び単結晶シリコン
層７の上部にＣＶＤ法により厚さ例えば１０００〜２０
００人程度の窒化シリコン膜９を形成し、次いでＣＶＤ
法により該主面上に溝３を埋めるに充分な例えば１μｍ
程度の厚さを有する多結晶シリコン層１０を形成する。

なお前記実施例同様溝３の側面は平坦に形成されるので
、該溝３内の多結晶シリコン層１０に空洞が形成される
ことは無い。

第３図（ｂｌ参照 次いで前述したような通常の平面研磨手段により上面の
多結晶シリコン層１０を窒化シリコン膜９が表出する迄
除去する。

第３図（Ｃ）参照 次いで通常の熱酸化法により溝３内に埋め込まれている
多結晶シリコン層１０の上面に選択的に厚さ例えば２０
００〜８０００人程度のＳｉ０ｇ絶縁膜１１を形成する
。

第３図（ｄ）参照 次いで燐酸処理等により上面の窒化シリコン膜９を除去
し、次いで弗酸系の液により窒化シリコン膜９下部の熱
酸化ＳｉＯ□膜８を除去する。

かくて単結晶シリコン層７面に、熱酸化ＳｉＯ□膜８及
び窒化シリコン膜９を介して多結晶シリコン層１０が埋
め込まれた溝３からなり上部に５ｉｎ２絶縁膜１１を有
する素子間分離領域５が形成される。

なお上記窒化シリコン膜は、主として多結晶シリコン層
１０の平面研磨の際のストッパの役割、及び分離溝３内
に埋められた多結晶シリコン層１０上に形成されるＳｉ
Ｏ□絶縁膜１１にバーズビークが形成されて分離領域幅
が拡大するのを防止する役割を果たす。

（ｇ）発明の詳細 な説明したように本発明によれば、深さ及び形状が正確
且つ再現性良く溝を半導体表面に形成する事が可能であ
り、又溝形成に際してのスパック・ダメージや金属汚染
が防止される。更に又基板の上部と下部の不純物型及び
濃度を独立に選択出来るので、半導体ＩＣにおけるラッ
チアップの防止やα線障害の防止を容易になし得る。

従って本発明は、半導体集積回路装置等の製造歩留り及
び集積度を向上せしめるうえに極めて有効である。

なお本発明の方法は、グイナミソクＲＡＭにおける凹部
状のキャパシタを形成する際にも適用される。

工程断面図、 第２図（ａｌ乃至（ｅ）は本発明の方法の一実施例を示
す工程断面図 第３図（ａｌ乃至（ｄ）は本発明の方法の他の一実施例
を示す工程断面図である。

図において、１はシリコン基板、３は溝、５は素子間分
離領域、６は二酸化シリコン・マスクパターン、７は単
結晶シリコン層、８熱酸化二酸化シリコン膜を示す。

Claims (1)

【特許請求の範囲】
1. 半導体基板上に絶縁膜パターンを形成し、該半導体基板
   の表出面上に選択エピタキシャル成長法により単結晶半
   導体層を形成した後、該絶縁膜パターンを除去すること
   によって、該半導体基板面に半導体層によってなる溝状
   構造を形成する工程を有することを特徴とする半導体装
   置の製造方法。