JPS60254653A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60254653A JPS60254653A JP59109946A JP10994684A JPS60254653A JP S60254653 A JPS60254653 A JP S60254653A JP 59109946 A JP59109946 A JP 59109946A JP 10994684 A JP10994684 A JP 10994684A JP S60254653 A JPS60254653 A JP S60254653A
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- Japan
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- transistors
- gate
- ram
- transistor
- cell
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 産業上の利用分野
本発明は随時書込み読出し可能な半導体記憶装置に係り
、特に記憶情報の安定化及びソフトエラー耐性の向上を
図ったスタティック型随時書込み読出し可能な半導体記
憶装置に関する。
、特に記憶情報の安定化及びソフトエラー耐性の向上を
図ったスタティック型随時書込み読出し可能な半導体記
憶装置に関する。
随時書込み読出し可能な半導体記憶装置（メモリ）には
ダイナミック型（Ｄ−ＲＡＭ）とスタティック型（Ｓ−
ＲＡＭ）とがある。
ダイナミック型（Ｄ−ＲＡＭ）とスタティック型（Ｓ−
ＲＡＭ）とがある。
Ｄ−ＲＡＭは通常、１トランジスタ・１キヤパシタ構造
で形成されセル面積が縮小できるので、６４に、２５６
に等の大規模な半導体メモリには従来該Ｄ−ＲＡＭが主
として用いられていた。
で形成されセル面積が縮小できるので、６４に、２５６
に等の大規模な半導体メモリには従来該Ｄ−ＲＡＭが主
として用いられていた。
然し９９ Ｄ −ＲＡ Ｍはセルの同期をとるクロック
信号で駆動されるので高速化が制限され、且つ周辺回路
が複雑になり使い易さの面で劣るという欠点、及び情報
がキャパシタに蓄積されるので高密度高集積化されキャ
パシタ容量が縮小された際ソフトエラーに対する耐性、
即ち情報の安定性が低下するという欠点を有している。
信号で駆動されるので高速化が制限され、且つ周辺回路
が複雑になり使い易さの面で劣るという欠点、及び情報
がキャパシタに蓄積されるので高密度高集積化されキャ
パシタ容量が縮小された際ソフトエラーに対する耐性、
即ち情報の安定性が低下するという欠点を有している。
一方、５−ＲＡＭは少なくとも４個のトランジスタを用
いて構成されるのでＤ−ＲＡＭに比べて高集積化に対し
て不利ではあるが、セルの同期をとらずに駆動できるの
で超高速のメモリが形成でき、且つそのための周辺回路
も不要になるので非常に使い易いという優れた利点を持
つ上に、更に情報がフリップ・フロップ回路で記憶され
るのでソフトエラー耐性が大きいという利点をも備えて
いる そこで近時大規模のＲＡＭの、超高速化、情報の安定化
が強く望まれている状況に鑑みて、５−ＲＡＭセルを可
能な限り微細化し該５−ＲＡＭによって大規模なＲＡＭ
を形成する動きが出て来ている。
いて構成されるのでＤ−ＲＡＭに比べて高集積化に対し
て不利ではあるが、セルの同期をとらずに駆動できるの
で超高速のメモリが形成でき、且つそのための周辺回路
も不要になるので非常に使い易いという優れた利点を持
つ上に、更に情報がフリップ・フロップ回路で記憶され
るのでソフトエラー耐性が大きいという利点をも備えて
いる そこで近時大規模のＲＡＭの、超高速化、情報の安定化
が強く望まれている状況に鑑みて、５−ＲＡＭセルを可
能な限り微細化し該５−ＲＡＭによって大規模なＲＡＭ
を形成する動きが出て来ている。
（ｂ） 従来の技術
第２図は一般的な５−ＲＡＭセルの等価回路を示すもの
で、図中、ＢＬ、肛はビット線、ＷＤはワード線、Ｔ＋
、 Ｔｚはセルの情報をビット線に伝達するトランスフ
ァゲート（トランスファトランジスタ） 、Ｔ３＋Ｔ４
はセルデータを保持するドライバ用トランジスタ、Ｒ，
、Ｒ，は負荷抵抗、Ｖ（（は電源線、ＧＮＤは接地部、
ＮＡびＮＢはそれぞれノードを示している。
で、図中、ＢＬ、肛はビット線、ＷＤはワード線、Ｔ＋
、 Ｔｚはセルの情報をビット線に伝達するトランスフ
ァゲート（トランスファトランジスタ） 、Ｔ３＋Ｔ４
はセルデータを保持するドライバ用トランジスタ、Ｒ，
、Ｒ，は負荷抵抗、Ｖ（（は電源線、ＧＮＤは接地部、
ＮＡびＮＢはそれぞれノードを示している。
該５−ＲＡＭは通常ビット線ＢＬ、肛を高電位、ワード
線ＷＤを低電位（略零電位）にしておく。
線ＷＤを低電位（略零電位）にしておく。
今、ドライバ用トランジスタＴ３が導通、Ｔ４が遮断状
態で情報“０”が記憶されている状態で、ＢＬを低電位
、ＷＤを高電位にすればトランスファトランジスタＴ１
とＴ２が導通状態となってノードＮＡが高電位、ノード
Ｎ、が低電位になり、ドライバ用トランジスタＴ、が遮
断、Ｔ４が導通状態になって情報“１”が書き込まれる
。
態で情報“０”が記憶されている状態で、ＢＬを低電位
、ＷＤを高電位にすればトランスファトランジスタＴ１
とＴ２が導通状態となってノードＮＡが高電位、ノード
Ｎ、が低電位になり、ドライバ用トランジスタＴ、が遮
断、Ｔ４が導通状態になって情報“１”が書き込まれる
。
書込み後はＷＤを低電位にしてトランスファトランジス
タＴ、とＴ２が遮断状態とし、上記情報“１”の状態が
保持される。
タＴ、とＴ２が遮断状態とし、上記情報“１”の状態が
保持される。
情報の読出しはＷＤを高電位としＴ１とＴ２を導通した
とき、ＢＬ、肚のいずれの電位が変化するかによって行
われる。
とき、ＢＬ、肚のいずれの電位が変化するかによって行
われる。
かかる５−ＲＡＭにおいて、ドライバ用トランジスタＴ
、、Ｔ４のコンダクタンス（ｇｍ）がトランスファトラ
ンジスタＴ、’、Ｔ２のｇｍ に比べて小さくなると、
読出し時にビット線ＢＬから流れ込む電流によってノー
ドＮ、の電位が上昇し、ドライバ用′トランジスタＴ３
が導通せしめられて情報が反転するという現象を生ずる
。
、、Ｔ４のコンダクタンス（ｇｍ）がトランスファトラ
ンジスタＴ、’、Ｔ２のｇｍ に比べて小さくなると、
読出し時にビット線ＢＬから流れ込む電流によってノー
ドＮ、の電位が上昇し、ドライバ用′トランジスタＴ３
が導通せしめられて情報が反転するという現象を生ずる
。
上記情報反転の生じ難さ即ち情報の安定度を示す値とし
て、トランスファトランジスタのｇｍとドライバ用トラ
ンジスタのｇｍＯ比 即ち Ｔ３（ｇｍ）／Ｔ＋（ｇｍ） −７４（ｇｍ）／
Ｔｚ（ｇｍ）がセル・レシオと称して用いられていおり
、この値が大きい程、セルの安定度が高いといえる。
て、トランスファトランジスタのｇｍとドライバ用トラ
ンジスタのｇｍＯ比 即ち Ｔ３（ｇｍ）／Ｔ＋（ｇｍ） −７４（ｇｍ）／
Ｔｚ（ｇｍ）がセル・レシオと称して用いられていおり
、この値が大きい程、セルの安定度が高いといえる。
通常上記安定度の目標として、セル・レシオは３程度に
選ばれる。
選ばれる。
従来の５−ＲＡＭにおいては、トランスファトランジス
タとドライバ用トランジスタのゲート絶縁膜の厚さは等
しく形成されており、上記セル・レシオを高める手１段
としてトランジスタのゲート幅をかえる方法が用いられ
ていた。即ちトランスファトランジスタＴ＋、Ｔｚのゲ
ート幅を小さくしてそのｇｍを低くし、ドライバ用トラ
ンジスタＴ３と１４のゲート幅を大きくしてそのｇｍを
高（する方法である。
タとドライバ用トランジスタのゲート絶縁膜の厚さは等
しく形成されており、上記セル・レシオを高める手１段
としてトランジスタのゲート幅をかえる方法が用いられ
ていた。即ちトランスファトランジスタＴ＋、Ｔｚのゲ
ート幅を小さくしてそのｇｍを低くし、ドライバ用トラ
ンジスタＴ３と１４のゲート幅を大きくしてそのｇｍを
高（する方法である。
（Ｃ） 発明が解決しようとする問題点然し該従来の手
段によると、該Ｓ −ＲＡ、Ｍを大規模化するためにセ
ルを大幅に微細化した際には、上記トランスファトラン
ジスタとドライバ用トランジスタのゲート幅の比を所望
の大きさにとることが出来なくなるため、セル・レシオ
が小さくなって情報の安定性が低下し、且つα線等によ
るソフトエラーに対する耐性も低下するという問題を生
ずる。
段によると、該Ｓ −ＲＡ、Ｍを大規模化するためにセ
ルを大幅に微細化した際には、上記トランスファトラン
ジスタとドライバ用トランジスタのゲート幅の比を所望
の大きさにとることが出来なくなるため、セル・レシオ
が小さくなって情報の安定性が低下し、且つα線等によ
るソフトエラーに対する耐性も低下するという問題を生
ずる。
ｆｄｌ 問題点を解決するための手段
上記問題点は、トランスファゲートとドライバ用トラン
ジスタを有し、該ドライバ用トランジスタのゲート絶縁
膜の膜厚が、該トランスファゲートを構成するトランジ
スタのゲート絶縁膜の膜厚より薄く形成された、本発明
による随時書込み読出し可能な半導体記憶装置により達
成される。
ジスタを有し、該ドライバ用トランジスタのゲート絶縁
膜の膜厚が、該トランスファゲートを構成するトランジ
スタのゲート絶縁膜の膜厚より薄く形成された、本発明
による随時書込み読出し可能な半導体記憶装置により達
成される。
＋８） 作用
即ち本発明はＭｉｓ）ランジスタのｇｍがゲート絶縁膜
の厚さを薄くすると増加する事に着目し、ドライバ用ト
ランジスタのゲート絶縁膜の厚さをトランスファトラン
ジスタのゲート絶縁膜よりも薄＜シ、これによって該５
−ＲＡＭセルが微細化された際の上記セル・レシオの低
下を補い所望のセル・レシオを確保するものである。
の厚さを薄くすると増加する事に着目し、ドライバ用ト
ランジスタのゲート絶縁膜の厚さをトランスファトラン
ジスタのゲート絶縁膜よりも薄＜シ、これによって該５
−ＲＡＭセルが微細化された際の上記セル・レシオの低
下を補い所望のセル・レシオを確保するものである。
かくて大容量化された５−ＲＡＭにおいても、情報の安
定度及びソフトエラー耐性の向上が図られる。
定度及びソフトエラー耐性の向上が図られる。
（ｆ） 実施例
以下本発明を第１図に示す実施例により、具体的に説明
する。全図を通じ同一符合は同一対象物を示す。
する。全図を通じ同一符合は同一対象物を示す。
第１図（ａ）は本発明の５−ＲＡＭの一実施例における
要部を示す模式平面図、第１図（ｂｌは同じくＡ−Ａ模
式断面図で、第１図（Ｃ１は同じ＜Ｂ−Ｂ模式断面図で
ある。
要部を示す模式平面図、第１図（ｂｌは同じくＡ−Ａ模
式断面図で、第１図（Ｃ１は同じ＜Ｂ−Ｂ模式断面図で
ある。
図において、１は例えばｐ型シリコン基板、２ａ。
２ｂ、２ｃ、２ｄ、２ｅはｎ′″型拡散領域、３はフィ
ールド酸化膜、４は薄い第１のゲート酸化膜、５は厚い
第２のゲート酸化膜、６は多結晶シリコン層、７は燐珪
酸ガラス等の絶縁膜、Ｇ３．Ｇ４はゲート電極、ＢＬ及
びＢＬは上層にアルミニウム等により形成されるビット
線、ＧＮＤは同じくアルミニウム等よりなる接地線、Ｗ
Ｄはワード線、Ｔ１及びＴ２はセルの情報をビット線に
伝達するトランスファゲート（トランスファトランジス
タ）、Ｔ３及びＴ４はセルの情報を保持するドライバ用
トランジスタ、ＣＩ及びＣ２はビット線ＢＬ及び肛とｎ
゛型拡散領域２ａ及び２ｅとのコンタクト窓、Ｃ３はゲ
ート電極Ｇ３とｎ＋型拡散領域２ｄとのコンタクト窓、
Ｃ４はゲート電極Ｇ４とｎ＋型拡散領域２ｂとのコンタ
クト窓、Ｃ５は接地線ＧＮＤとｎ＋型拡散領域２ｃとの
コンタクト窓、Ｃ６及びＣ７はｎ゛型拡散領域２ｂ及び
２ｄをそれぞれ図示しない負荷抵抗を介して図示しない
電源線ＶＣＣに接続するためのコンタクト窓、ＮＡ及び
Ｎ、はそれぞれノードを示す。
ールド酸化膜、４は薄い第１のゲート酸化膜、５は厚い
第２のゲート酸化膜、６は多結晶シリコン層、７は燐珪
酸ガラス等の絶縁膜、Ｇ３．Ｇ４はゲート電極、ＢＬ及
びＢＬは上層にアルミニウム等により形成されるビット
線、ＧＮＤは同じくアルミニウム等よりなる接地線、Ｗ
Ｄはワード線、Ｔ１及びＴ２はセルの情報をビット線に
伝達するトランスファゲート（トランスファトランジス
タ）、Ｔ３及びＴ４はセルの情報を保持するドライバ用
トランジスタ、ＣＩ及びＣ２はビット線ＢＬ及び肛とｎ
゛型拡散領域２ａ及び２ｅとのコンタクト窓、Ｃ３はゲ
ート電極Ｇ３とｎ＋型拡散領域２ｄとのコンタクト窓、
Ｃ４はゲート電極Ｇ４とｎ＋型拡散領域２ｂとのコンタ
クト窓、Ｃ５は接地線ＧＮＤとｎ＋型拡散領域２ｃとの
コンタクト窓、Ｃ６及びＣ７はｎ゛型拡散領域２ｂ及び
２ｄをそれぞれ図示しない負荷抵抗を介して図示しない
電源線ＶＣＣに接続するためのコンタクト窓、ＮＡ及び
Ｎ、はそれぞれノードを示す。
該実施例における等価回路は第２図に示す従来構成と変
わりない。又動作も第２図によって説明した通りである
。
わりない。又動作も第２図によって説明した通りである
。
上記第１図（ｂｌ、 ｔｃ＋から明らかなように本発明
のｌＲＡＭにおいては、ドライ、バ用トランジスタタの
ゲート酸化膜に薄い第１のゲート酸化膜４が用いられ、
トランスファトランジスタのゲート酸化膜に厚い第２の
ゲート酸化膜５が用いられる。
のｌＲＡＭにおいては、ドライ、バ用トランジスタタの
ゲート酸化膜に薄い第１のゲート酸化膜４が用いられ、
トランスファトランジスタのゲート酸化膜に厚い第２の
ゲート酸化膜５が用いられる。
それぞれの膜厚は例えば、第１のゲート酸化膜４が１５
０〜２００人程度、第２のゲート酸化膜５が３０θ〜４
００人程度に形成する。
０〜２００人程度、第２のゲート酸化膜５が３０θ〜４
００人程度に形成する。
かくすることによって、同一ゲート幅においてドライバ
用トランジスタのコンダクタンスはトランスファトラン
ジスタのコンダクタンスに対し略１．５倍程度の値とな
る。
用トランジスタのコンダクタンスはトランスファトラン
ジスタのコンダクタンスに対し略１．５倍程度の値とな
る。
そして更にゲート幅も可能な範囲でドライバ用トランジ
スタを広く、トランスファトランジスタを狭く、例えば
２：ｌ程度に形成することによって、上記ゲート酸化膜
厚の効果と合わせて３倍程度のセル・レシオを、該５−
ＲＡＭが高密度、高集積化された際にも容易に得ること
が出来る。
スタを広く、トランスファトランジスタを狭く、例えば
２：ｌ程度に形成することによって、上記ゲート酸化膜
厚の効果と合わせて３倍程度のセル・レシオを、該５−
ＲＡＭが高密度、高集積化された際にも容易に得ること
が出来る。
なお上記薄い第１のゲート酸化膜４と厚い第２のゲート
酸化膜５は、先ずトランスファトランジスタＴ、、Ｔ、
ドライバ用トランジスタＴ９Ｔ４の形成されるそれぞれ
の領域上にゲート酸化膜の厚さの差分の酸化膜を形成し
、ドライバ用トランジスタＴ３．Ｔ４が形成される領域
上の該酸化膜を除去した後、トランスファトランジスタ
ＴｉＴ２及びドライバ用トランジスタＴ３．Ｔ４がそれ
ぞれ形成される領域上に第１のゲート酸化膜４の厚さに
相当Ｊる厚さの酸化膜を形成する方法によって容易に形
成することが出来る。
酸化膜５は、先ずトランスファトランジスタＴ、、Ｔ、
ドライバ用トランジスタＴ９Ｔ４の形成されるそれぞれ
の領域上にゲート酸化膜の厚さの差分の酸化膜を形成し
、ドライバ用トランジスタＴ３．Ｔ４が形成される領域
上の該酸化膜を除去した後、トランスファトランジスタ
ＴｉＴ２及びドライバ用トランジスタＴ３．Ｔ４がそれ
ぞれ形成される領域上に第１のゲート酸化膜４の厚さに
相当Ｊる厚さの酸化膜を形成する方法によって容易に形
成することが出来る。
（ｇｌ 発明の詳細
な説明したように本発明の構造を有するスタティック型
半導体記憶装置においては、高密度。
半導体記憶装置においては、高密度。
高集積化されたＩ際にもセル・レシオを充分に高くとる
ことが出来、情報の安定度及びソフトエラーに対する耐
性は向上する。
ことが出来、情報の安定度及びソフトエラーに対する耐
性は向上する。
従って本発明によれば、超高速で且つ情報の信頬性の高
い大規模な随時１書込み読出し可能な半導体記憶装置が
容易に得られる。
い大規模な随時１書込み読出し可能な半導体記憶装置が
容易に得られる。
第１図Ｔａ）は本発明の５−ＲＡＭの一実施例における
要部を示す模式平面図、第１図（ｂｌは同じくＡ−Ａ模
式断面図で、第１図（Ｃ）は同じ＜Ｂ−Ｂ模式断面図、 第２図は一般的な５−ＲＡＭセルの等価回路図である。 図において、１は例えばｐ型シリコン基板、２ａ。 ２ｂ、２ｃ、２ｄ、２ｅはｎ８型拡散領域、３はフィー
ルド酸化膜、４は薄い第１のゲート酸化膜、５は厚い第
２のゲート酸化膜、６は多結晶シリコン層、７は燐珪酸
ガラス等の絶縁膜、Ｇ ３． Ｇ ａはゲート電極、口
し及び肛はピント線、ＧＮＤ接地線、ＷＤはワード線、
Ｔ、及びＴ２はトランスファゲート（トランスファトラ
ンジスタ）、Ｔ、及びＴ４はドライバ用トランジスタ、
Ｃ１及びＣ２はビット線ＢＬ及び肛とｎ゛型拡散領域２
ａ及び２ｅとのコンタクト窓、Ｃ３はゲート電極Ｇ３と
ｎ゛型拡散領域２ｄとのコンタクト窓、Ｃ４はゲート電
極Ｇ４とｎ＋型拡散領域２ｂとのコンタクト窓、Ｃ５は
接地線ＧＮＤｃ！＝ｎ＋型拡散領域２ｃとのコンタクト
窓、Ｃ６及びＣ７はｎ゛型拡散領域２ｈ及び２ｄをそれ
ぞれ図示しない負荷抵抗を介して図示しない電源線ＶＣ
Ｃに接続するためのコンタクト窓、ＮＡ及びＮＢはそれ
ぞれノードを示す。 代理人 弁理士 松岡宏四部 亮 １ 図
要部を示す模式平面図、第１図（ｂｌは同じくＡ−Ａ模
式断面図で、第１図（Ｃ）は同じ＜Ｂ−Ｂ模式断面図、 第２図は一般的な５−ＲＡＭセルの等価回路図である。 図において、１は例えばｐ型シリコン基板、２ａ。 ２ｂ、２ｃ、２ｄ、２ｅはｎ８型拡散領域、３はフィー
ルド酸化膜、４は薄い第１のゲート酸化膜、５は厚い第
２のゲート酸化膜、６は多結晶シリコン層、７は燐珪酸
ガラス等の絶縁膜、Ｇ ３． Ｇ ａはゲート電極、口
し及び肛はピント線、ＧＮＤ接地線、ＷＤはワード線、
Ｔ、及びＴ２はトランスファゲート（トランスファトラ
ンジスタ）、Ｔ、及びＴ４はドライバ用トランジスタ、
Ｃ１及びＣ２はビット線ＢＬ及び肛とｎ゛型拡散領域２
ａ及び２ｅとのコンタクト窓、Ｃ３はゲート電極Ｇ３と
ｎ゛型拡散領域２ｄとのコンタクト窓、Ｃ４はゲート電
極Ｇ４とｎ＋型拡散領域２ｂとのコンタクト窓、Ｃ５は
接地線ＧＮＤｃ！＝ｎ＋型拡散領域２ｃとのコンタクト
窓、Ｃ６及びＣ７はｎ゛型拡散領域２ｈ及び２ｄをそれ
ぞれ図示しない負荷抵抗を介して図示しない電源線ＶＣ
Ｃに接続するためのコンタクト窓、ＮＡ及びＮＢはそれ
ぞれノードを示す。 代理人 弁理士 松岡宏四部 亮 １ 図
Claims (1)
- トランスファゲートとドライバ用トランジスタを有し、
該ドライバ用トランジスタのゲート絶縁膜の膜厚が、該
トランスファゲートを構成するトランジスタのゲート絶
縁膜の膜厚より涌く形成されてなることを特徴とする随
時書込み読出し可能な半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109946A JPS60254653A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109946A JPS60254653A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254653A true JPS60254653A (ja) | 1985-12-16 |
Family
ID=14523123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109946A Pending JPS60254653A (ja) | 1984-05-30 | 1984-05-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254653A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63193558A (ja) * | 1987-01-28 | 1988-08-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | ４トランジスタ・スタティックランダムアクセスメモリセル |
| US4910576A (en) * | 1987-01-08 | 1990-03-20 | Inmos Limited | Memory cell |
| US4951112A (en) * | 1987-01-28 | 1990-08-21 | Advanced Micro Devices, Inc. | Triple-poly 4T static ram cell with two independent transistor gates |
| US5055904A (en) * | 1989-03-20 | 1991-10-08 | Hitachi, Ltd. | Semiconductor device |
| US5327002A (en) * | 1991-05-15 | 1994-07-05 | Kawasaki Steel Corporation | SRAM with gate oxide films of varied thickness |
| US6674105B2 (en) | 1998-10-16 | 2004-01-06 | Nec Corporation | Semiconductor memory device and method of forming the same |
-
1984
- 1984-05-30 JP JP59109946A patent/JPS60254653A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910576A (en) * | 1987-01-08 | 1990-03-20 | Inmos Limited | Memory cell |
| JPS63193558A (ja) * | 1987-01-28 | 1988-08-10 | アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド | ４トランジスタ・スタティックランダムアクセスメモリセル |
| US4951112A (en) * | 1987-01-28 | 1990-08-21 | Advanced Micro Devices, Inc. | Triple-poly 4T static ram cell with two independent transistor gates |
| US5055904A (en) * | 1989-03-20 | 1991-10-08 | Hitachi, Ltd. | Semiconductor device |
| US5327002A (en) * | 1991-05-15 | 1994-07-05 | Kawasaki Steel Corporation | SRAM with gate oxide films of varied thickness |
| US6674105B2 (en) | 1998-10-16 | 2004-01-06 | Nec Corporation | Semiconductor memory device and method of forming the same |
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