JPS6334560B2 - - Google Patents
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- JPS6334560B2 JPS6334560B2 JP58200970A JP20097083A JPS6334560B2 JP S6334560 B2 JPS6334560 B2 JP S6334560B2 JP 58200970 A JP58200970 A JP 58200970A JP 20097083 A JP20097083 A JP 20097083A JP S6334560 B2 JPS6334560 B2 JP S6334560B2
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- mos transistor
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- word line
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、高速、低消費電力のMOS型半導体
メモリの構成法、特に相補型MOS型半導体メモ
リの構成法に関するものである。
メモリの構成法、特に相補型MOS型半導体メモ
リの構成法に関するものである。
従来、MOS型半導体メモリにおいて、単一の
導電型のトランジスタのみより成るｎ―MOSメ
モリや、ｐとｎチヤネルの異なる導電型のトラン
ジスタを組み合せた相補型メモリが知られてい
る。しかし、このうち前者は消費電力が大きいと
いう欠点がある。このため大規模なメモリ、たと
えば65Kビツト以上にすると、主として周辺の回
路の消費電力のためチツプの温度が上昇し、集積
度が制限される。また、後者は、消費電力が小さ
いがビツトあたりのセル面積が大きく、大集積度
が実現できない。
導電型のトランジスタのみより成るｎ―MOSメ
モリや、ｐとｎチヤネルの異なる導電型のトラン
ジスタを組み合せた相補型メモリが知られてい
る。しかし、このうち前者は消費電力が大きいと
いう欠点がある。このため大規模なメモリ、たと
えば65Kビツト以上にすると、主として周辺の回
路の消費電力のためチツプの温度が上昇し、集積
度が制限される。また、後者は、消費電力が小さ
いがビツトあたりのセル面積が大きく、大集積度
が実現できない。
一方、MOSトランジスタと容量とからなるダ
イナミツク型メモリセル回路と、ワード線駆動回
路とを含むダイナミツク型MOS半導体メモリに
おいて、メモリセル回路のMOSトランジスタと
ワード線駆動回路のMOSトランジスタとが同一
導電型である場合は、MOSトランジスタのしき
い値電圧Vthによつて、メモリセルからの情報の
読み出し後のメモリセルへの情報の再書き込みに
際して再書き込み情報のレベル損失が生じるの
で、かかるレベル損失が生じないような回路的対
策（例えばワード線ブースト回路など）を講じる
必要がある。
イナミツク型メモリセル回路と、ワード線駆動回
路とを含むダイナミツク型MOS半導体メモリに
おいて、メモリセル回路のMOSトランジスタと
ワード線駆動回路のMOSトランジスタとが同一
導電型である場合は、MOSトランジスタのしき
い値電圧Vthによつて、メモリセルからの情報の
読み出し後のメモリセルへの情報の再書き込みに
際して再書き込み情報のレベル損失が生じるの
で、かかるレベル損失が生じないような回路的対
策（例えばワード線ブースト回路など）を講じる
必要がある。
本発明の目的は、メモリセルへの情報の再書き
込みを好適に実行しうるMOS半導体メモリを提
供することにある。
込みを好適に実行しうるMOS半導体メモリを提
供することにある。
本願において開示される発明のうち、代表的な
ものの概要は下記の通りである。
ものの概要は下記の通りである。
すなわち、ｐチヤンネル型MOSトランジスタ
４０と容量４４とからなるメモリセル回路と、上
記ｐチヤンネル型MOSトランジスタ４０のソー
ス又はドレインに接続されたデータ線６４と、上
記ｐチヤンネル型MOSトランジスタ４０のゲー
トに接続されたワード線６７と、該ワード線６７
にソース又はドレインが接続されたｎチヤンネル
MOSトランジスタ３８と、上記データ線６４に
接続されたセンスアンプ回路とを備え、該センス
アンプ回路はその入力が上記データ線６４に接続
された第１のインバータ回路５８，５９と、その
入力が該第１のインバータ回路の出力に接続され
その出力がデータ線に接続された第２のインバー
タ回路５７，５６とからなり、上記第１と第２の
インバータ回路とはそれぞれソース・ドレイン経
路が直列接続されたｐチヤンネル型MOSトラン
ジスタ５８，５７とｎチヤンネル型MOSトラン
ジスタ５９，５６とを具備し、上記ワード線６７
にソース又はドレインが接続された上記ｎチヤン
ネル型MOSトランジスタ３８を通して上記ワー
ド線６７を低レベルにすることによつて、ワード
線の選択を行うことを特徴とする。
４０と容量４４とからなるメモリセル回路と、上
記ｐチヤンネル型MOSトランジスタ４０のソー
ス又はドレインに接続されたデータ線６４と、上
記ｐチヤンネル型MOSトランジスタ４０のゲー
トに接続されたワード線６７と、該ワード線６７
にソース又はドレインが接続されたｎチヤンネル
MOSトランジスタ３８と、上記データ線６４に
接続されたセンスアンプ回路とを備え、該センス
アンプ回路はその入力が上記データ線６４に接続
された第１のインバータ回路５８，５９と、その
入力が該第１のインバータ回路の出力に接続され
その出力がデータ線に接続された第２のインバー
タ回路５７，５６とからなり、上記第１と第２の
インバータ回路とはそれぞれソース・ドレイン経
路が直列接続されたｐチヤンネル型MOSトラン
ジスタ５８，５７とｎチヤンネル型MOSトラン
ジスタ５９，５６とを具備し、上記ワード線６７
にソース又はドレインが接続された上記ｎチヤン
ネル型MOSトランジスタ３８を通して上記ワー
ド線６７を低レベルにすることによつて、ワード
線の選択を行うことを特徴とする。
従つて、ｎチヤンネル型MOSトランジスタ３
８がオンとなりワード線６７が低レベルとなる
と、メモリセル回路のｐチヤンネル型MOSトラ
ンジスタ４０がオンとなつて容量４４に著積され
ていたデジタル情報がデータ線６４に伝達され
る。このようにして、データ線６４に伝達された
デジタル情報は相補型MOSトランジスタ構成の
センスアンプ回路５８，５９，５７，５６によつ
て、電源電圧VDDのデジタル情報“１”もしくは
接地電圧のデジタル情報“０”のレベルに完全増
幅される。
８がオンとなりワード線６７が低レベルとなる
と、メモリセル回路のｐチヤンネル型MOSトラ
ンジスタ４０がオンとなつて容量４４に著積され
ていたデジタル情報がデータ線６４に伝達され
る。このようにして、データ線６４に伝達された
デジタル情報は相補型MOSトランジスタ構成の
センスアンプ回路５８，５９，５７，５６によつ
て、電源電圧VDDのデジタル情報“１”もしくは
接地電圧のデジタル情報“０”のレベルに完全増
幅される。
メモリセル回路の容量４４にデジタル情報
“１”が蓄積されていた場合は自然放電などで蓄
積電圧レベルは低下するが、相補型MOSトラン
ジスタ構成のセンスアンプ回路によつて完全増幅
されたデータ線６４の情報がｐチヤンネル型
MOSトランジスタ４０を介して容量４４に再書
き込みされる。このとき、ｐチヤンネル型MOS
トランジスタ４０のデータ線６４に接続された部
分はソースとして動作し、容量４４に接続された
部分はドレインとして動作し、ゲートはｎチヤン
ネル型MOSトランジスタ３８によつて低レベル
に制御されているので、容量４４には電源電圧
VDDのデジタル情報“１”がMOSトランジスタの
ゲート・ソース間のしきい値電圧損失無しに再書
き込みされ、いわゆるフルライト動作が可能とな
る。
“１”が蓄積されていた場合は自然放電などで蓄
積電圧レベルは低下するが、相補型MOSトラン
ジスタ構成のセンスアンプ回路によつて完全増幅
されたデータ線６４の情報がｐチヤンネル型
MOSトランジスタ４０を介して容量４４に再書
き込みされる。このとき、ｐチヤンネル型MOS
トランジスタ４０のデータ線６４に接続された部
分はソースとして動作し、容量４４に接続された
部分はドレインとして動作し、ゲートはｎチヤン
ネル型MOSトランジスタ３８によつて低レベル
に制御されているので、容量４４には電源電圧
VDDのデジタル情報“１”がMOSトランジスタの
ゲート・ソース間のしきい値電圧損失無しに再書
き込みされ、いわゆるフルライト動作が可能とな
る。
以下、本発明の実施例を詳細に説明する。
第１図、第２図は、本発明の実施例による相補
型MOS半導体メモリの断面図を示すものである。
型MOS半導体メモリの断面図を示すものである。
ｎ基板１上にｎチヤネルMOSトランジスタと
ｐチヤンネルMOSトランジスタを周辺回路Ｌと
して設けると共に、ｎ基板内にメモリセルＭを形
成する。第１図においてはＰウエル２（不純物濃
度は1015〜1017／cm3程度である。）を基板１中に
形成し、このＰウエル内にソース３およびドレイ
ン４のn+拡散層を設けてｎチヤンネルトランジ
スタとなす。更に基板１中にソース５、ドレイン
６を形成しｐチヤンネルMOSトランジスタとな
す。なお９，１２は各々ゲート、８，１０，１
１，１３はソースおよびドレインの電極である。
一方、メモリセルは、シリコン層１４の直下に形
成される反転層容量と、シリコンの転送電極１５
およびデータ線となるp+拡散層７よりなつてい
る。なお１６は絶縁層である。
ｐチヤンネルMOSトランジスタを周辺回路Ｌと
して設けると共に、ｎ基板内にメモリセルＭを形
成する。第１図においてはＰウエル２（不純物濃
度は1015〜1017／cm3程度である。）を基板１中に
形成し、このＰウエル内にソース３およびドレイ
ン４のn+拡散層を設けてｎチヤンネルトランジ
スタとなす。更に基板１中にソース５、ドレイン
６を形成しｐチヤンネルMOSトランジスタとな
す。なお９，１２は各々ゲート、８，１０，１
１，１３はソースおよびドレインの電極である。
一方、メモリセルは、シリコン層１４の直下に形
成される反転層容量と、シリコンの転送電極１５
およびデータ線となるp+拡散層７よりなつてい
る。なお１６は絶縁層である。
実施例のひとつの特徴は、比較的不純物濃度の
低い基板にデータ線をもつようにメモリセルを形
成したことである。
低い基板にデータ線をもつようにメモリセルを形
成したことである。
第２図は、チヤネル長2μm以下の短チヤネル
MOS型トランジスタにより周辺回路を構成した
例である。ｎ基板１７上に形成されたＰウエル１
８内に、n+拡散層２０，２１をソース、ドレイ
ンとしｎチヤネルMOSトランジスタを設ける。
ついで基板内に部分的に基板より高濃度のｎ型ウ
エル１９を形成しｎ型ウエル１９内にp+層２２，
２３を設けソース・ドレインとしｐチヤネル
MOSトランジスタとなし、周辺回路Ｌとして用
いるものである。なお、２５，２６はゲート、２
９，３０，３１，３２は電極を示す。メモリセル
Ｍの部分は第１図と同様で、２７はシリコン層、
２８はシリコンの転送電極、２４はデータ線とな
るp+拡散層、１００は絶縁層である。
MOS型トランジスタにより周辺回路を構成した
例である。ｎ基板１７上に形成されたＰウエル１
８内に、n+拡散層２０，２１をソース、ドレイ
ンとしｎチヤネルMOSトランジスタを設ける。
ついで基板内に部分的に基板より高濃度のｎ型ウ
エル１９を形成しｎ型ウエル１９内にp+層２２，
２３を設けソース・ドレインとしｐチヤネル
MOSトランジスタとなし、周辺回路Ｌとして用
いるものである。なお、２５，２６はゲート、２
９，３０，３１，３２は電極を示す。メモリセル
Ｍの部分は第１図と同様で、２７はシリコン層、
２８はシリコンの転送電極、２４はデータ線とな
るp+拡散層、１００は絶縁層である。
第１図、第２図にｎ型基板に対し、相補型の周
辺回路と低不純物濃度の基板に構成したメモリセ
ルを形成した例を示した。この構成の利点は以下
の通りである。
辺回路と低不純物濃度の基板に構成したメモリセ
ルを形成した例を示した。この構成の利点は以下
の通りである。
(1) 相補型の周辺回路とｎ基板内に構成したメモ
リセルの使用により、極めて低電力のメモリが
構成できる。実験によると従来のｎ−MOSに
比較して１／７〜１／10の低電力化が達成でき
た。
リセルの使用により、極めて低電力のメモリが
構成できる。実験によると従来のｎ−MOSに
比較して１／７〜１／10の低電力化が達成でき
た。
(2) 周辺回路が相補型にできるので消費電力が小
さく、大容量化に適している。
さく、大容量化に適している。
(3) 第２図のごとくウエルを有する構造を採ると
ｐチヤネル、ｎチヤネルの両方の型のトランジ
スタのチヤネル長を2μm以下にすることがで
き、周辺回路を高速化することができる。
ｐチヤネル、ｎチヤネルの両方の型のトランジ
スタのチヤネル長を2μm以下にすることがで
き、周辺回路を高速化することができる。
さらに、本実施例の構成をとることは、次の
ような利点がある。
ような利点がある。
(4) メモリセルの転送電極（第１図の１５あるい
は第２図の２８）下に形成されるトランジスタ
はソース・ドレインが交替されて使用される。
このような使用法においては、特に短チヤネル
（2μm程度以下）のとき酸化膜に電荷が注入さ
れ、より安定な動作を行ない得る。
は第２図の２８）下に形成されるトランジスタ
はソース・ドレインが交替されて使用される。
このような使用法においては、特に短チヤネル
（2μm程度以下）のとき酸化膜に電荷が注入さ
れ、より安定な動作を行ない得る。
すなわち、以下に示す如く電荷の注入による
安定性は、ｐチヤンネル型MOSトランジスタ
のほうが、ｎチヤンネルMOSトランジスタよ
り優れている為、本発明の構成を採ることによ
り、安定な動作を確保できるものである。
安定性は、ｐチヤンネル型MOSトランジスタ
のほうが、ｎチヤンネルMOSトランジスタよ
り優れている為、本発明の構成を採ることによ
り、安定な動作を確保できるものである。
第３図にソース、ドレイン領域が同じ形状を
有する対称形のMOS（酸化膜TOX＝1000Å、ｎ
チヤネルの場合の不純物濃度〜1015／cm8、ｐ
チヤネルの場合〜５×1015／cm8である。）トラ
ンジスタを用いた実験結果を示す。同図はドレ
インに、ある電圧Ｖを加え、30秒動作させた
後、ドレインとソースを入れ替え、しきい電圧
を測定し、しきい電圧が元の値と異なる値にシ
フトする限界の電圧値をチヤネル長（Leff）の
関として示したものである。図より、Ｐチヤネ
ルはＮチヤネルより安定な動作をすることがで
きる。また短チヤネル化が可能である。
有する対称形のMOS（酸化膜TOX＝1000Å、ｎ
チヤネルの場合の不純物濃度〜1015／cm8、ｐ
チヤネルの場合〜５×1015／cm8である。）トラ
ンジスタを用いた実験結果を示す。同図はドレ
インに、ある電圧Ｖを加え、30秒動作させた
後、ドレインとソースを入れ替え、しきい電圧
を測定し、しきい電圧が元の値と異なる値にシ
フトする限界の電圧値をチヤネル長（Leff）の
関として示したものである。図より、Ｐチヤネ
ルはＮチヤネルより安定な動作をすることがで
きる。また短チヤネル化が可能である。
(5) ｎ基板上は欠陥の発生が少なく、リーク電流
が少ない。このため長いリフレツシユ時間を得
ることができる。
が少ない。このため長いリフレツシユ時間を得
ることができる。
本実施例の相補型MOS半導体メモリはその
基板が、データ線の高レベル電圧VHより高い
電圧VDD＋になされることによりより有効とな
る。このVDD＋の印加手段は一般的な回路を用
いて十分である。この電圧VDD＋はデータ線容
量を可及的に減少せしめるように高くすること
が望ましいが、一方、ｐチヤネルMOSのしき
い電圧の絶対値（VTh）が、このバイアスによ
り必要以上に高くならないようにする必要があ
る。たとえばメモリの蓄積電荷は（VDD−｜
VTH｜）COXとなるがVDDが5Vの場合｜VTH｜が
2V以上になると、この値は急激に低下し、セ
ンスアンプで検知できなくなる。したがつて、
基板バイアスを加えたときｐ―MOSのVTHは
2V以下が好ましい。また同様に周辺回路の動
作速度上からも2V以下が好ましい。所望のVDD
＋の値としてはたとえば、ゲート直下の酸化膜
厚TOX500Å、基板不純物濃度Ｎ＝1015cm-3の
とき、VDD＝5VならばVDD＋は８〜10Vにとる
とデータ線容量は約２／３〜１／２となる。
基板が、データ線の高レベル電圧VHより高い
電圧VDD＋になされることによりより有効とな
る。このVDD＋の印加手段は一般的な回路を用
いて十分である。この電圧VDD＋はデータ線容
量を可及的に減少せしめるように高くすること
が望ましいが、一方、ｐチヤネルMOSのしき
い電圧の絶対値（VTh）が、このバイアスによ
り必要以上に高くならないようにする必要があ
る。たとえばメモリの蓄積電荷は（VDD−｜
VTH｜）COXとなるがVDDが5Vの場合｜VTH｜が
2V以上になると、この値は急激に低下し、セ
ンスアンプで検知できなくなる。したがつて、
基板バイアスを加えたときｐ―MOSのVTHは
2V以下が好ましい。また同様に周辺回路の動
作速度上からも2V以下が好ましい。所望のVDD
＋の値としてはたとえば、ゲート直下の酸化膜
厚TOX500Å、基板不純物濃度Ｎ＝1015cm-3の
とき、VDD＝5VならばVDD＋は８〜10Vにとる
とデータ線容量は約２／３〜１／２となる。
このような手段をとることにより、更に次の
ような利点を生ずる。
ような利点を生ずる。
(6) メモリ・セルのデータ線２４の底面部が濃度
の小さい層に接しているため容量が小さく、さ
らに常に逆バイアスされているため、データ線
と基板間の容量を一層小さくすることができ
る。このためメモリ・セル内の反転層と蓄積電
極２７の間の蓄積容量CSとデータ線容量CDの
比CS／CDを、センスアンプの許容範囲まで小
さくしたとき、CSが小さくてすみ、したがつ
て、セルのの面積を小さくすることができる。
の小さい層に接しているため容量が小さく、さ
らに常に逆バイアスされているため、データ線
と基板間の容量を一層小さくすることができ
る。このためメモリ・セル内の反転層と蓄積電
極２７の間の蓄積容量CSとデータ線容量CDの
比CS／CDを、センスアンプの許容範囲まで小
さくしたとき、CSが小さくてすみ、したがつ
て、セルのの面積を小さくすることができる。
第４図は本発明の具体的な実施例による回路図
である。同図において、ＰチヤネルMOSトラン
ジスタ３３とｎチヤネルMOSトランジスタ３４
〜３７は、アドレス・デコーダを形成し、ｐチヤ
ンネルMOSトランジスタ５１とｎチヤンネル
MOSトランジスタ５２，３８はワード線駆動回
路を形成し、ワード線６７を選択する。実際に
は、タイミングパルスφxが高レベルになつたと
きｐチヤネルトランジスタ５１とｎチヤネルトラ
ンジスタ５２で形成されるインバータの出力端子
が低レベルとなり、これがｎチヤネルMOSトラ
ンジスタ３８を通してワード線６７を低レベルに
することにより選択が行われる。これにより、ｐ
チヤネルMOSトランジスタ３９と容量４３によ
り成るセル、またｐチヤネルMOSトランジスタ
４０と容量４４により成るセルが読み出し状態と
なる。たとえば、CSの電荷はデータ線６４に付い
た容量CD４７に転送され、これが、センスアン
プを形成するＰチヤネルおよびｎチヤネルMOS
トランジスタ５５〜６０によりセンスされる。５
３，６１はセンスアンプのスイツチ用トランジス
タである。すなわち、ｎチヤンネル型MOSトラ
ンジスタ３８，５２がオンとなりワード線６７が
低レベルとなると、メモリセル回路のｐチヤンネ
ル型MOSトランジスタ４０がオンとなつて容量
４４に蓄積されていたデジタル情報がデータ線６
４に伝達される。このようにして、データ線６４
に伝達されたデジタル情報は相補型MOSトラン
ジスタ構成のセンスアンプ回路５８，５９，５
７，５６によつて、電源電圧VDDのデジタル情報
“１”もしくは接地電圧のデジタル情報“０”の
レベルに完全増幅される。
である。同図において、ＰチヤネルMOSトラン
ジスタ３３とｎチヤネルMOSトランジスタ３４
〜３７は、アドレス・デコーダを形成し、ｐチヤ
ンネルMOSトランジスタ５１とｎチヤンネル
MOSトランジスタ５２，３８はワード線駆動回
路を形成し、ワード線６７を選択する。実際に
は、タイミングパルスφxが高レベルになつたと
きｐチヤネルトランジスタ５１とｎチヤネルトラ
ンジスタ５２で形成されるインバータの出力端子
が低レベルとなり、これがｎチヤネルMOSトラ
ンジスタ３８を通してワード線６７を低レベルに
することにより選択が行われる。これにより、ｐ
チヤネルMOSトランジスタ３９と容量４３によ
り成るセル、またｐチヤネルMOSトランジスタ
４０と容量４４により成るセルが読み出し状態と
なる。たとえば、CSの電荷はデータ線６４に付い
た容量CD４７に転送され、これが、センスアン
プを形成するＰチヤネルおよびｎチヤネルMOS
トランジスタ５５〜６０によりセンスされる。５
３，６１はセンスアンプのスイツチ用トランジス
タである。すなわち、ｎチヤンネル型MOSトラ
ンジスタ３８，５２がオンとなりワード線６７が
低レベルとなると、メモリセル回路のｐチヤンネ
ル型MOSトランジスタ４０がオンとなつて容量
４４に蓄積されていたデジタル情報がデータ線６
４に伝達される。このようにして、データ線６４
に伝達されたデジタル情報は相補型MOSトラン
ジスタ構成のセンスアンプ回路５８，５９，５
７，５６によつて、電源電圧VDDのデジタル情報
“１”もしくは接地電圧のデジタル情報“０”の
レベルに完全増幅される。
メモリセル回路の容量４４にデジタル情報
“１”が蓄積されていた場合は自然放電などで蓄
積電圧レベルは低下するが、相補型MOSトラン
ジスタ構成のセンスアンプ回路によつて完全増幅
されたデータ線６４の情報がｐチヤンネル型
MOSトランジスタ４０を介して容量４４に再書
き込みされる。このとき、ｐチヤンネル型MOS
トランジスタ４０のデータ線６４に接続された部
分はソースとして動作し、容量４４に接続された
部分はドレインとして動作し、ゲートはｎチヤン
ネル型MOSトランジスタ３８によつて低レベル
に制御されているので、容量４４には電源電圧
VDDのデジタル情報“１”がMOSトランジスタの
ゲート・ソース間のしきい値電圧損失無しに再書
き込みされ、いわゆるフルライト動作が可能とな
る。なお、図において、メモリ・セルのデータ線
容量を小さくするため、データ線はつねに逆バイ
アス状態になるよう、基板端子VDD＋に対し、や
や低い電圧VDDでセンスアンプが駆動されてい
る。他の周辺回路はVDDで動作させても、VDD＋
で動作させてもよい。VDD＋としてはたとえば
10V、VDDとしては7Vという値で実験を行つた結
果、これらの回路は良好に動作することが確認さ
れた。
“１”が蓄積されていた場合は自然放電などで蓄
積電圧レベルは低下するが、相補型MOSトラン
ジスタ構成のセンスアンプ回路によつて完全増幅
されたデータ線６４の情報がｐチヤンネル型
MOSトランジスタ４０を介して容量４４に再書
き込みされる。このとき、ｐチヤンネル型MOS
トランジスタ４０のデータ線６４に接続された部
分はソースとして動作し、容量４４に接続された
部分はドレインとして動作し、ゲートはｎチヤン
ネル型MOSトランジスタ３８によつて低レベル
に制御されているので、容量４４には電源電圧
VDDのデジタル情報“１”がMOSトランジスタの
ゲート・ソース間のしきい値電圧損失無しに再書
き込みされ、いわゆるフルライト動作が可能とな
る。なお、図において、メモリ・セルのデータ線
容量を小さくするため、データ線はつねに逆バイ
アス状態になるよう、基板端子VDD＋に対し、や
や低い電圧VDDでセンスアンプが駆動されてい
る。他の周辺回路はVDDで動作させても、VDD＋
で動作させてもよい。VDD＋としてはたとえば
10V、VDDとしては7Vという値で実験を行つた結
果、これらの回路は良好に動作することが確認さ
れた。
第５図、第６図は他の実施例である。第５図を
説明する。10Ωcmのｎ基板６９の表面に濃度1012
cm-2のヒ素のｎ層７１が約1μm拡散され、（一般
にｎ層７１は不純物濃度が1012〜1013／cm2程度で
ある。）、この部分を1Ω・cmとしている。７１，
７３がＰウエル７０に形成されたｎチヤネル
MOSのソース・ドレインで、７４，７５はＰチ
ヤネルMOSのソース・ドレインとなるｐ＋層７
６がデータ線となるｐ＋層である。このときｐウ
エル層の不純物濃度は1015〜1017／cm8程度であ
る。ソースとドレインは通常の寸法で作製すれば
よい。本構造の特徴は、データ線、及び周辺回路
のｐチヤネルMOSのソース・ドレイン層が、比
較的濃度が高い層で囲まれているため、Ｐチヤネ
ルMOS、フイールド部分のMOSのしきい電圧が
第２図より高くなる。しかし、これらの底面部
は、濃度が低い基板に接しているから、データ線
容量は小さくできる。
説明する。10Ωcmのｎ基板６９の表面に濃度1012
cm-2のヒ素のｎ層７１が約1μm拡散され、（一般
にｎ層７１は不純物濃度が1012〜1013／cm2程度で
ある。）、この部分を1Ω・cmとしている。７１，
７３がＰウエル７０に形成されたｎチヤネル
MOSのソース・ドレインで、７４，７５はＰチ
ヤネルMOSのソース・ドレインとなるｐ＋層７
６がデータ線となるｐ＋層である。このときｐウ
エル層の不純物濃度は1015〜1017／cm8程度であ
る。ソースとドレインは通常の寸法で作製すれば
よい。本構造の特徴は、データ線、及び周辺回路
のｐチヤネルMOSのソース・ドレイン層が、比
較的濃度が高い層で囲まれているため、Ｐチヤネ
ルMOS、フイールド部分のMOSのしきい電圧が
第２図より高くなる。しかし、これらの底面部
は、濃度が低い基板に接しているから、データ線
容量は小さくできる。
なお、データ線の底面部より深く、ｎ層７１が
拡散されていても、その差が0.5μm以内ならば、
ほぼ空乏化されてしまうため、容量は同様小さく
できることが実験より分かつている。
拡散されていても、その差が0.5μm以内ならば、
ほぼ空乏化されてしまうため、容量は同様小さく
できることが実験より分かつている。
第６図は第２図とほぼ同様であるが、ｎ層の基
板８５に、局所酸化法によるSiO2膜１０３を形
成し、ゲート酸化を行つたあと、シリコン電極を
被着する。このあと、ボロンを拡散したＰウエル
層８６、ヒ素を拡散したｎチヤネルMOSのソー
ス・ドレイン層８７，８８を順次、同じまどから
の拡散により、二重拡散法で形成している。その
あと、ＰチヤネルMOSのソース・ドレインｐ＋
層８９，９０、および、データ線ｐ＋層９１を拡
散している。
板８５に、局所酸化法によるSiO2膜１０３を形
成し、ゲート酸化を行つたあと、シリコン電極を
被着する。このあと、ボロンを拡散したＰウエル
層８６、ヒ素を拡散したｎチヤネルMOSのソー
ス・ドレイン層８７，８８を順次、同じまどから
の拡散により、二重拡散法で形成している。その
あと、ＰチヤネルMOSのソース・ドレインｐ＋
層８９，９０、および、データ線ｐ＋層９１を拡
散している。
第７図は第５図に示されている実施例とほぼ同
じ構造を有するが、その異なる点は、第６図に示
す実施例ではＰウエル１０６とほぼ同じ程度の比
較的高い不純物濃度（例えば1016cm-3程度）を有
するｎ層１０７が、Ｐチヤネルトランジスタが形
成される領域にのみ形成され、かつ、このｎ層１
０７がｐウエル１０６とは互に離れて接しないよ
うに形成されることである。このような構造をと
ることにより、ｎチヤネル及びＰチヤネルトラン
ジスタのそれぞれのしきい電圧を決める基板の不
純物濃度は、互いに無関係に決めることができる
ので、自由度が増す利点を有するようになる。
じ構造を有するが、その異なる点は、第６図に示
す実施例ではＰウエル１０６とほぼ同じ程度の比
較的高い不純物濃度（例えば1016cm-3程度）を有
するｎ層１０７が、Ｐチヤネルトランジスタが形
成される領域にのみ形成され、かつ、このｎ層１
０７がｐウエル１０６とは互に離れて接しないよ
うに形成されることである。このような構造をと
ることにより、ｎチヤネル及びＰチヤネルトラン
ジスタのそれぞれのしきい電圧を決める基板の不
純物濃度は、互いに無関係に決めることができる
ので、自由度が増す利点を有するようになる。
なお、第５図、第６図、第７図における各番号
は次の通りである。
は次の通りである。
７９，８１，８２，８７，９４，９６，９７，
９９，１１５，１１７，１１８，１２０は電極、
８０，８３，９５，９８，１１６，１１９はゲー
ト、７８，９３，１１４はシリコン層、７７，９
２，１１３は転送電極、７６，９１，１１２はデ
ータ線となる拡散層、１０１，１０２は絶縁層で
ある。
９９，１１５，１１７，１１８，１２０は電極、
８０，８３，９５，９８，１１６，１１９はゲー
ト、７８，９３，１１４はシリコン層、７７，９
２，１１３は転送電極、７６，９１，１１２はデ
ータ線となる拡散層、１０１，１０２は絶縁層で
ある。
第８図は、一般にLOCOS法と呼ばれる局所酸
化法を応用した素子の製造工程の例を示すもので
ある。まず基板３０１上に選択酸化により形成し
た厚いフイールド酸化膜３０２をマスクにして、
ｐ型ウエル３０４およびｎウエル３０６を形成す
る（第８図Ａ，Ｂ，Ｃ）。薄いゲート酸化膜３０
１を形成した後、第１層目の多結晶シリコン３０
７，３０８を被着し、周辺回路におけるｐチヤネ
ルトランジスタおよびメモリセル部上の多結晶シ
リコン３０８にのみｐ形不純物を高濃度添加する
（第８図Ｄ）。メモリセル部にのみ酸化膜３１１を
形成し、その後、ホトエツチングによつて多結晶
シリコンにパターンを形成して、ゲート電極３１
２，３１３および蓄積電極３５２を形成する（第
７図Ｅ）。その後、薄い酸化膜３１４を形成した
後、第２層目の多結晶シリコン３１５を被着し
（第８図Ｆ）、Ｎチヤネルトランジスタのソース・
ドレイン領域３２２及び第２層目の多結晶シリコ
ン３１５にｎ形不純物を高濃度添加する（第８図
Ｇ）。次に酸化膜３１６をＮチヤネルトランジス
タ部とメモリセル転送電極３６０上に形成し、ｐ
形不純物を高濃度添加してｐウエル３０４内のｐ
形高濃度層３１７、ｐチヤネルトランジスタのソ
ース、ドレイン３１８、およびメモリセルのデー
タ線３１９を形成する（第８図Ｈ）。次に表面保
護膜３２０を被着し、最後に電極３２１を形成す
る（第８図Ｉ）。
化法を応用した素子の製造工程の例を示すもので
ある。まず基板３０１上に選択酸化により形成し
た厚いフイールド酸化膜３０２をマスクにして、
ｐ型ウエル３０４およびｎウエル３０６を形成す
る（第８図Ａ，Ｂ，Ｃ）。薄いゲート酸化膜３０
１を形成した後、第１層目の多結晶シリコン３０
７，３０８を被着し、周辺回路におけるｐチヤネ
ルトランジスタおよびメモリセル部上の多結晶シ
リコン３０８にのみｐ形不純物を高濃度添加する
（第８図Ｄ）。メモリセル部にのみ酸化膜３１１を
形成し、その後、ホトエツチングによつて多結晶
シリコンにパターンを形成して、ゲート電極３１
２，３１３および蓄積電極３５２を形成する（第
７図Ｅ）。その後、薄い酸化膜３１４を形成した
後、第２層目の多結晶シリコン３１５を被着し
（第８図Ｆ）、Ｎチヤネルトランジスタのソース・
ドレイン領域３２２及び第２層目の多結晶シリコ
ン３１５にｎ形不純物を高濃度添加する（第８図
Ｇ）。次に酸化膜３１６をＮチヤネルトランジス
タ部とメモリセル転送電極３６０上に形成し、ｐ
形不純物を高濃度添加してｐウエル３０４内のｐ
形高濃度層３１７、ｐチヤネルトランジスタのソ
ース、ドレイン３１８、およびメモリセルのデー
タ線３１９を形成する（第８図Ｈ）。次に表面保
護膜３２０を被着し、最後に電極３２１を形成す
る（第８図Ｉ）。
第１図は本発明の実施例による相補型MOS半
導体メモリの断面図、第２図、第５図、第６図、
第７図は本発明の実施例を示すメモリの断面図、
第３図はｐチヤネルとｎチヤネルMOSの最大使
用電圧を示す図、第４図は本発明を具体的に適用
した回路図、第８図は本発明のメモリの製造工程
の例を示す図である。 １，１７，６９，８５，１０４，３０１は半導
体基板、２，１８，１９，７０，８６，１０６，
３０４，３０６はウエル不純物領域、３，４，２
０，２１，７１，７３，８７，８８，１０７，１
０８，１０９，３２２はｎ型不純物領域、５，
６，７，２２，２３，２４，７４，７５，７６，
８９，９０，９１，１１０，１１１，１１２，３
１８，３１９はｐ型不純物領域、９，１２，２
５，２６，８０，８３，９５，９８，１１６，１
１９，３１２，３１３はゲート電極、１４，２
７，７８，９３，１１４，３５２は容量電極、１
５，２８，７７，９２，１１３，３６０は転送電
極、１６，１００，１０１，１０２，１０３，１
０５，３０２，３０３は絶縁膜、８，１０，１
１，１３，２９，３０，３１，３２，７９，８
１，８２，８４，９４，９６，９７，９９，１１
５，１１７，１１８，１２０，３２１は電極、３
２０は保護膜である。
導体メモリの断面図、第２図、第５図、第６図、
第７図は本発明の実施例を示すメモリの断面図、
第３図はｐチヤネルとｎチヤネルMOSの最大使
用電圧を示す図、第４図は本発明を具体的に適用
した回路図、第８図は本発明のメモリの製造工程
の例を示す図である。 １，１７，６９，８５，１０４，３０１は半導
体基板、２，１８，１９，７０，８６，１０６，
３０４，３０６はウエル不純物領域、３，４，２
０，２１，７１，７３，８７，８８，１０７，１
０８，１０９，３２２はｎ型不純物領域、５，
６，７，２２，２３，２４，７４，７５，７６，
８９，９０，９１，１１０，１１１，１１２，３
１８，３１９はｐ型不純物領域、９，１２，２
５，２６，８０，８３，９５，９８，１１６，１
１９，３１２，３１３はゲート電極、１４，２
７，７８，９３，１１４，３５２は容量電極、１
５，２８，７７，９２，１１３，３６０は転送電
極、１６，１００，１０１，１０２，１０３，１
０５，３０２，３０３は絶縁膜、８，１０，１
１，１３，２９，３０，３１，３２，７９，８
１，８２，８４，９４，９６，９７，９９，１１
５，１１７，１１８，１２０，３２１は電極、３
２０は保護膜である。
Claims (1)
- 【特許請求の範囲】 １ ｐチヤンネル型MOSトランジスタと容量と
からなるメモリセル回路と、上記ｐチヤンネル型
MOSトランジスタのソース又はドレインに接続
されたデータ線と、上記ｐチヤンネル型MOSト
ランジスタのゲートに接続されたワード線と、該
ワード線にソース又はドレインが接続されたｎチ
ヤンネル型MOSトランジスタと、上記データ線
に接続されたセンスアンプ回路とを備え、 該センスアンプ回路はその入力が上記データ線
に接続された第１のインバータ回路と、その入力
が該第１のインバータ回路の出力に接続されその
出力が上記データ線に接続された第２のインバー
タ回路とからなり、上記第１と第２のインバータ
回路とはそれぞれソース・ドレイン経路が直列接
続されたｐチヤンネル型MOSトランジスタとｎ
チヤンネル型MOSトランジスタとを具備し、 上記ワード線にソース又はドレインが接続され
た上記ｎチヤンネル型MOSトランジスタを通し
て上記ワード線を低レベルにすることによつて、
ワード線の選択を行うことを特徴とする相補型
MOS半導体メモリ。 ２ 上記ワード線にソース又はドレインが接続さ
れた上記ｎチヤンネル型MOSトランジスタのゲ
ートには相補型MOSトランジスタで構成された
ワード線選択回路の出力信号を入力して成ること
を特徴とする特許請求の範囲第１項記載の相補型
MOS半導体メモリ。 ３ 上記ワード線にソース又はドレインが接続さ
れた上記ｎチヤンネル型MOSトランジスタのソ
ース又はドレインに、相補型MOSインバータ回
路の出力信号を入力して成ることを特徴とする特
許請求の範囲第１項又は、第２項記載の相補型
MOS半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200970A JPS59130462A (ja) | 1983-10-28 | 1983-10-28 | 相補型ｍｏｓ半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58200970A JPS59130462A (ja) | 1983-10-28 | 1983-10-28 | 相補型ｍｏｓ半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12953876A Division JPS5354987A (en) | 1976-10-29 | 1976-10-29 | Complementary type mos semiconductor memory |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195850A Division JPS6175556A (ja) | 1985-09-06 | 1985-09-06 | 相補型ｍｏｓ半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59130462A JPS59130462A (ja) | 1984-07-27 |
| JPS6334560B2 true JPS6334560B2 (ja) | 1988-07-11 |
Family
ID=16433344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58200970A Granted JPS59130462A (ja) | 1983-10-28 | 1983-10-28 | 相補型ｍｏｓ半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59130462A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930010088B1 (ko) * | 1985-04-24 | 1993-10-14 | 가부시기가이샤 히다찌세이꾸쇼 | 반도체 기억장치와 그 제조방법 |
| JPS6211261A (ja) * | 1985-07-08 | 1987-01-20 | Nec Corp | Ｃｍｏｓメモリ装置 |
| JPS62276868A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体集積回路装置 |
| US5196910A (en) * | 1987-04-24 | 1993-03-23 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| USRE38296E1 (en) * | 1987-04-24 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device with recessed array region |
| JP2659723B2 (ja) * | 1987-09-19 | 1997-09-30 | 株式会社日立製作所 | 半導体集積回路装置 |
-
1983
- 1983-10-28 JP JP58200970A patent/JPS59130462A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59130462A (ja) | 1984-07-27 |
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