JPS6025613Y2 - パリテイ検出回路 - Google Patents
パリテイ検出回路Info
- Publication number
- JPS6025613Y2 JPS6025613Y2 JP10030679U JP10030679U JPS6025613Y2 JP S6025613 Y2 JPS6025613 Y2 JP S6025613Y2 JP 10030679 U JP10030679 U JP 10030679U JP 10030679 U JP10030679 U JP 10030679U JP S6025613 Y2 JPS6025613 Y2 JP S6025613Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- detection circuit
- parity detection
- bit
- parity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Detection And Correction Of Errors (AREA)
Description
【考案の詳細な説明】
本考案は、複数ビットの２進数に含まれる論理“１゛の
数が偶数か奇数かを検出するパリティ検出回路において
、当該回路を構成するトランジスタ数を少なくし、回路
面積の小形化を目的としたものである。
数が偶数か奇数かを検出するパリティ検出回路において
、当該回路を構成するトランジスタ数を少なくし、回路
面積の小形化を目的としたものである。
従来、パリティ検出回路は排他的論理和ツリーで構成さ
れｎビットを任意の２ビツトずつの組に分け、順番に各
組の排他的論理和を算出し出力の論理値の°１“ｔ、４
４０“により、データ中の“６１９′の数が奇数個か偶
数個かを検出する。
れｎビットを任意の２ビツトずつの組に分け、順番に各
組の排他的論理和を算出し出力の論理値の°１“ｔ、４
４０“により、データ中の“６１９′の数が奇数個か偶
数個かを検出する。
本考案は、従来排他的論理和回路により構成していたパ
リティ検出回路を、インバータおよびスイッチの直列回
路とスイッチのみの回路との並列回路で構成される各ビ
ットの回路で構成したパリティ検出回路である。
リティ検出回路を、インバータおよびスイッチの直列回
路とスイッチのみの回路との並列回路で構成される各ビ
ットの回路で構成したパリティ検出回路である。
以下、図面（８ビツトの場合とする。
）により詳細に説明する。
第１図は一従来例を示し、ａは排他的論理和回路により
構成されたパリティ検出回路、ｂは１つの排他的論理和
回路をＮ （ｃｈａｎｎｅｌ ） ＭＯ３回路により構成したもの
である。
構成されたパリティ検出回路、ｂは１つの排他的論理和
回路をＮ （ｃｈａｎｎｅｌ ） ＭＯ３回路により構成したもの
である。
第２図ａは本考案の一実施例を示し、１〜８はインバー
タ、１１〜２６はスイッチで、各ビットの論理値によっ
て１′ならばスイッチ１１゜１３．１５，１７，１９，
２１，２３，２５を選択し、６４０ ｔｔならばスイッ
チ１２，１４，１６゜１８．２０，２２，２４を選択す
るものである。
タ、１１〜２６はスイッチで、各ビットの論理値によっ
て１′ならばスイッチ１１゜１３．１５，１７，１９，
２１，２３，２５を選択し、６４０ ｔｔならばスイッ
チ１２，１４，１６゜１８．２０，２２，２４を選択す
るものである。
ｂはａをＮ （ｃｈａｎｎｅｌ） ＭＯ３回路で構成し
たもので１′〜８′はａの１〜８、ゲートｂＯ′〜ｂ７
′はａの１１．１３．１５．１７．１９．２１．２３．
２５に、ｂＯ′〜ｂ７’は１２，１４，１６゜１８．２
０，２２，２４にあたり、各ビットの論理値によってそ
れぞれｂｉ’、 ｂｉ’のいずれか一方が選択される。
たもので１′〜８′はａの１〜８、ゲートｂＯ′〜ｂ７
′はａの１１．１３．１５．１７．１９．２１．２３．
２５に、ｂＯ′〜ｂ７’は１２，１４，１６゜１８．２
０，２２，２４にあたり、各ビットの論理値によってそ
れぞれｂｉ’、 ｂｉ’のいずれか一方が選択される。
第２図ａにおいて８ビツト分の回路それぞれに入力され
るデータによって“４１２９ならばスイッチ１１，１３
，１５，１７，１９，２１．２３．２５を選択し、“０
゛ならばスイッチ１２．１４，１６，１８，２０，２２
，２４を選択し、最終段での出力が初段回路の入力側に
印加されている基準信号と合致していなければ各ビット
の回路に入力されたデータは偶数回反転されたことにな
り、すなわち論理４４１１９の数が偶数個であることを
検出する。
るデータによって“４１２９ならばスイッチ１１，１３
，１５，１７，１９，２１．２３．２５を選択し、“０
゛ならばスイッチ１２．１４，１６，１８，２０，２２
，２４を選択し、最終段での出力が初段回路の入力側に
印加されている基準信号と合致していなければ各ビット
の回路に入力されたデータは偶数回反転されたことにな
り、すなわち論理４４１１９の数が偶数個であることを
検出する。
ｂはａをＮ （ｃｈａｎｎｅｌ ）ＭＯ３回路より構成
上たパリティ検出回路で、ゲー６０′〜６７′はスイッ
チ１１． １３． １５． １７．１９，２１，２３．
２５に、６０′〜６７′はスイッチ１２．１４，１６，
１８，２０，２２゜２４にそれぞれに対応し、１′〜８
′はａのインバータ１〜８に対応する。
上たパリティ検出回路で、ゲー６０′〜６７′はスイッ
チ１１． １３． １５． １７．１９，２１，２３．
２５に、６０′〜６７′はスイッチ１２．１４，１６，
１８，２０，２２゜２４にそれぞれに対応し、１′〜８
′はａのインバータ１〜８に対応する。
以上のように当該パリティ検出回路は、各ビットの回路
をインバータおよびスイッチの直列回路とスイッチのみ
の回路との並列回路で構成することにより、トランジス
タ数を減らし回路面積の小形化の目的を遠戚することが
できる。
をインバータおよびスイッチの直列回路とスイッチのみ
の回路との並列回路で構成することにより、トランジス
タ数を減らし回路面積の小形化の目的を遠戚することが
できる。
従来パリティ検出回路は７個の排他的論理和回路で構成
され、この排他的論理和回路１個をＮ（ｃｈａｎｎｅｌ
） ＭＯ３回路で構成した場合に９個のトランジスタ
からなり、すなオ）ち従来パリティ検出回路は７×９で
６３個のトランジスタで構成される。
され、この排他的論理和回路１個をＮ（ｃｈａｎｎｅｌ
） ＭＯ３回路で構成した場合に９個のトランジスタ
からなり、すなオ）ち従来パリティ検出回路は７×９で
６３個のトランジスタで構成される。
本考案の場合には、各ビットの回路が４個のトランジス
タからなり、すなわち本考案のパリティ検出回路は４×
８で３２個のトランジスタで従来回路の半数て構成でき
る。
タからなり、すなわち本考案のパリティ検出回路は４×
８で３２個のトランジスタで従来回路の半数て構成でき
る。
また、ｂｉ′、ｂ１′への２つの信号がそれぞれ存在す
る場合、該回路の構成でいいがｂｉ′への信号だけの場
合はインバータ回路を付加しｂｉ′への信号をつくる必
要がある。
る場合、該回路の構成でいいがｂｉ′への信号だけの場
合はインバータ回路を付加しｂｉ′への信号をつくる必
要がある。
この場合でも、各ビットの回路にインバータ回路を構成
する２個のトランジスタが加わり、６×８で４８個のト
ランジスタで構成され、従来の回路に比べて回路面積を
減少でき本考案の目的を遠戚でき、高信頼性も得られる
。
する２個のトランジスタが加わり、６×８で４８個のト
ランジスタで構成され、従来の回路に比べて回路面積を
減少でき本考案の目的を遠戚でき、高信頼性も得られる
。
また、従来回路と当該パリティ検出回路の混成による回
路構成も可能である。
路構成も可能である。
第１図は一従来例を示し、ａは排他的論理和回路で構成
したパリティ検出回路、ｂは１つの排他的論理和回路を
Ｎ （ｃｈａｎｎｅｌ） ＭＯ３回路により構成したも
のである。 第２図ａは本考案の一実施例を示し、１〜８はインバー
タ、１１〜２６はスイッチである。 ｂはａをＮ （ｃｈａｎｎｅｌ） ＭＯ３回路により構
成したパリティ検出回路で１′〜８′はａの１〜８．ｂ
Ｏ′〜ｂ７′はａの１１． １３． １５゜１７．１９
，２１，２３．２５に、ｂＯ′〜ｂ７′はａの１２，１
４，１６，１８，２０，２２．２４それぞれにあたる。
したパリティ検出回路、ｂは１つの排他的論理和回路を
Ｎ （ｃｈａｎｎｅｌ） ＭＯ３回路により構成したも
のである。 第２図ａは本考案の一実施例を示し、１〜８はインバー
タ、１１〜２６はスイッチである。 ｂはａをＮ （ｃｈａｎｎｅｌ） ＭＯ３回路により構
成したパリティ検出回路で１′〜８′はａの１〜８．ｂ
Ｏ′〜ｂ７′はａの１１． １３． １５゜１７．１９
，２１，２３．２５に、ｂＯ′〜ｂ７′はａの１２，１
４，１６，１８，２０，２２．２４それぞれにあたる。
Claims (1)
- ｎビットの２進数に含まれる論理“１′の数が偶数か奇
数かを検出するパリティ検出回路において、インバータ
および第１のスイッチの直列回路と第２スイツチのみの
回路との並列回路で構成される各ビットの回路をｎ段直
列接続し、前記第１、 第２のスイッチを各ビットのデ
ータに応じて相捕的に開閉し、初段回路の入力側に基準
信号を印加し、最終段の出力が基準信号と合致している
か否かにより上記ｎビットの２進数のパリティを検出す
るパリティ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030679U JPS6025613Y2 (ja) | 1979-07-20 | 1979-07-20 | パリテイ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10030679U JPS6025613Y2 (ja) | 1979-07-20 | 1979-07-20 | パリテイ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619853U JPS5619853U (ja) | 1981-02-21 |
| JPS6025613Y2 true JPS6025613Y2 (ja) | 1985-08-01 |
Family
ID=29333039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10030679U Expired JPS6025613Y2 (ja) | 1979-07-20 | 1979-07-20 | パリテイ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025613Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757504A (en) * | 1986-04-21 | 1988-07-12 | Texas Instruments Incorporated | Polyphase parity generator circuit |
| JP5936908B2 (ja) * | 2011-05-20 | 2016-06-22 | 株式会社半導体エネルギー研究所 | パリティビット出力回路およびパリティチェック回路 |
-
1979
- 1979-07-20 JP JP10030679U patent/JPS6025613Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619853U (ja) | 1981-02-21 |
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