JPS60256294A - 定率ブレーク期間パルス補正器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はパルスの再生および補正、より詳細には、ダイ
アル・パルスの補正に関する。

多くの回路およびシステムが回路および／あるいはシス
テム機能を始動、起動、あるいは制御するのにパルス信
号を使用する。殆どの場合、パルス信号は継続期間、衝
撃係数、その他が指定の範囲内であることが要求される
。例えば、電気通信システムにおいては、パルス信号が
各種の目的に使用される。ダイアル・パルスを含む監視
信号およびウインク信号には特に興味深いものがある。

ダイアル・パルスの特に重要な特性の１つは、いわゆる
ブレーク期間およびその全ダイアル３− パルス期間、つまりブレーク期間とメイク期間の和に対
する割合である。周知のごとく、受信されるダイアル・
パルスの反復速度は、最低、例えば、７．５パルス／秒
（ｐｐｓ）から最高、例えば、１２ＰＰＳの間で変動す
る。ある種の用途においては、個々のダイアル・パルス
のブレーク期間の百分率が全ダイアル・パルス期間に対
して入りダイアル・パルス速度の所定の範囲において一
定であることが要求される。

１つの先行技術による定率ブレーク・ダイアル・パルス
補正器が合衆国特許第４，２２７，０５４号において開
示されている。この先行技術による装置の１つの問題点
は、個々のダイアル・パルスに対して定率ブレーク・パ
ルス補正を実現するために複数のカウンタが要求される
ことである。これに加えて、先行技術による装置ではダ
イアル・パルス列の最後のパルスの補正が不可能である
。

先行技術の定率ブレーク・パルス補正器の＝４− 諸問題は、本発明の１つの局面に従って、対応するパル
スを補正する為の単一のアップ／ダウン・カウンタを採
用すること並びにパルス列を補正するための複数のアッ
プ／ダウン・カウンタを採用することによって解決され
る。

アップ／ダウン・カウンタの１つはパルス列内の最初の
パルスの前端にてトリガされ、第１の所定期間だけ第１
の所定クロック速度にてカウント・アップし、次に第１
の期間の終端から開始し、次の後続パルスの前端で終端
する第２の期間において第２の所定クロック速度にてカ
ウント・ダウンし、そして次に、所定のカウントに達す
るまで第３の所定クロック速度にてカウント・ダウンす
る。第２の所定クロック速度は第１のクロック速度と第
３のクロック速度の間の所定の関係に従って決定される
。

１つの実施態様においては、パルス列内の最後のパルス
を補正する問題は、本発明のもう１つの局面に従って、
１つの遅延装置とともに複数のアップ／ダウン・カウン
タを採用することによって解決される。この遅延装置は
第１の１９１定期間を生成し、そしてこれらアップ／ダ
ウン・カウンタの１つは上述の通り第１のダイアル・パ
ルスの補正を行なう。しかし、第１のパルスの後、これ
らアップ／ダウン・カウンタは前の最後のパルスの後端
から補正されるべきパルスの前端から開始する第１の期
間が完了するか、補正されるべきダイアル・パルスの後
端が出現するかのいずれか早い方が起こるまで第１のク
ロック速度にてカウント・アップする。この第１の期間
がそのパルスの後端が出現する前に終端すると、これら
アップ／ダウン・カウンタはそのパルスの後端が出現す
るまで第２のクロック速度にてカウント・ダウンし、そ
してその後、所定カウントに達するまで第３のクロック
速度にてカウント・ダウンする。補正されるべきパルス
の後端が、第１の期間が終端する前に出現すると、これ
らカウンタは第１の期間が終端するまでそれ以上のカウ
ント動作を抑止され、その後、所定のカウントに達する
まで第３のクロック速度にてカウント・ダウンする。本
発明は添付の図面を参照しての以下の１例としての実施
態様の詳細な説明によってより完全に理解できるもので
ある。

第１図は簡易ブロック図の形式にて本発明の実施態様を
含むデジタル定率ブレーク期間パルス補正器を示す。本
実施態様の目的は、定率ブレーク期間を持つダイアル・
パルスを発生すること、およびこれに加えて、ダイアル
・パルス列内の最後のダイアル・パルスを正しく補正す
ることである。この例においては、約７．５　ｐｐｓか
ら１２ｐｐｓの入り速度を持つダイアル・パルスが約６
０パーセントのブレーク率を持つように補正される。従
って、第１図には、タイミング発生器１０、カウンタ１
１、アップ／ダウン・カウンタ１２、アップ／ダウン・
カウンタ１３、アップ／ダウン・カウンタ１４および制
御装置１５が示７− される。

適当なシステムＣＬ　ＯＣＫ信号がタイミング発生器１
ｏおよび制御装置１５に加えられる。ＣＬＯＣＫ信号は
同期化の目的で制御装置１．５内で使用される。この例
においては、ＣＬ　ＯＣＫ信号は６４キロヘルツ信号で
ある。

タイミング発生器１０はＣＬＯＣＫ信号に応答して、周
知の方法にて、第１の所定クロック速度、この例では３
キロヘルツ、第２の所定クロック速度、この例では２キ
ロヘルツ、および第３の所定クロック速度、この例では
５キロヘルツを生成する。第２のクロック速度は第１の
クロック速度と第３のクロック速度の間の所定の関係に
従って決定される。つまり、第２のクロック速度は第１
のクロック速度と第３のクロック速度の間の差異である
。

この関係の根拠は以下の説明から明らかになる。また、
本実施態様においては、３個のクロック信号のいずれも
が同時に発生するパルス遷移を持つものでなく、またこ
れらパルス８− は均一にディスバーズするものではない。これはレース
状態の可能性を排除し、また制御装置１５を簡素化する
。３キロヘルツ・クロック信号は、回路経路１６を介し
てカウンタ１１、並びにアップ／ダウン・カウンタ１２
゜１３および］４に供給される。２キロヘルツ・クロッ
ク信号は回路経路１７を介してアップ／ダウン・カウン
タ１２，１３および１４に供給される。５キロヘルツ信
号は、回路経路１Ｂを介してアップ／ダウン・カウンタ
１２゜１３および１４に供給される。

カウンタ１１並びにアップ／ダウン・カウンタ１２，１
３および】４からの出力は、それぞれ回路経路１．９，
２０．２１および２２を介して制御装置１１１５に供給
され、また制御装置１５からの制御信号は、回路経路２
３゜２４．２５および２６を介して、それぞれ、カウン
タ１１、並びにアップ／ダウン・カウンタ１２，１３お
よび１４に供給される。

補正されるべき入りパルスは制御袋［１５の入力に加え
られ、所望の補正パルスがその出力の所で発生される。

カウンタ１１は定遅延期間を得るために使用されるダウ
ン・カウンタである。この遅延期間は補正パルスの発生
が人力パルス期間の終端の前に終了しないことを確保す
るために要求される。以下に説明されるごとく、これは
所望の６０パーセント・ブレーク期間が得られることを
確保する。この例においては、カウンタ１１を２４０の
初期カラン１−にセラ］・シ、３キロヘルツの速度にて
ゼロにカウント・ダウンすることによって８０ミリ秒の
遅延が得られる。

カウンタ１１との関連でダイアル・パルス列内の最初の
ダイアル・パルスに対する所望の６０パーセントのブレ
ークを得るためのアップ／ダウン・カウンタ１２の動作
は、第２図を参照することによって最も良く説明できる
。第２図内には期間ｔを持つ補正されるべき入力ダイア
ル・パルス並びに期間ｔの６０パーセントであるブレー
ク期間ｄを持つ遅延された補正出力ダイアル・パルスが
示される。

この例においては、入力パルスは補正されるべきパルス
列の最初のパルスであるものと仮定される。従って、カ
ウンタ】１および、例えば、アップ／ダウン・カウンタ
１２は入力パルスの前端、つまり最初の負に向かう遷移
にてトリガされる。カウンタ］１は第１のクロック速度
、つまり、３キロヘルツにてカウント・ダウンし、第１
の所定期間、この例では、８０ミリ秒の遅延期間ａを生
成する。同様に、カウンタ１２もこの期間ａの間、第１
のクロック速度にてカウント・アンプする。

所望の６０パーセントのブレーク期間を実現するために
は、カウンタ１２は期間りに相当する期間の間に３キロ
ヘルツの速度にてカウント・アップし、また期間ｔとｄ
が重複する期間ｄの間に第３のクロック速度、つまり５
キロヘルツにてカウント・ダウンすることが必要である
。これは本発明の一面に従うと、１１− カウンタ１２を重複期間ｄの間に第２のクロック速度、
この例では、第３と第１のクロック速度の間の差異、つ
まり２キロヘルツにてカウント・ダウンさせることによ
って１つのアップ／ダウン・カウンタにて実現される。

次に、カウンタ１２が第３のクロック速度、つまり、５
キロヘルツにて所定のカウントに達するまで、この例で
は、カウント・ゼロまで、期間Ｃを得るためにカウント
・ダウンさせられる。従って、要するに、カウンタ１１
は遅延期間ａを生成し、カウンタ１２は期間ａの間に３
キロヘルツの速度にてカウント・アップし、次にカウン
タ１２は期間ａの終端から入力ダイアル・パルス期間ｔ
の終端までの期間すの間に２キロヘルツの速度にてカウ
ント・ダウンし、その後、カウンタ１２はゼロに達する
まで５キロヘルツにてカウント・ダウンすることによっ
て所望の６０パーセント・ブレーク期間ｄを持つ出力ダ
イアル・パルスを得る。

１２− 第３図は補正されるへきダイアル・パルス列を示す。前
述したごとく、第１のダイアル・パルスはアップ／ダウ
ン・カウンタ１２によって補正され、この補正サイクル
は第１のダイアル・パルスの前端にて開始される。第２
のダイアル・パルスはアップ／ダウン・カウンタ１３に
よって補正され、この補正サイクルは第１のパルスの後
端にて開始される。第２のパルスの期間ｔは第１のパル
スの後端から第２のパルスの後端までによって定義され
る。第３と第４のパルスは、それぞれ、アップ／ダウン
・カウンタ１４および］２によって補正される。

カウンタ１１によって生成される遅延期間と関連しての
カウンタ１２，１．３および１４の動作は、広パルス、
つまり、入りパルスのブレーク期間の終端の前で終端す
る遅延期間ａに関しては第４図を参照することによって
最も良く説明でき、また狭パルス、つまりブレーク期間
の終端の後に終端する遅延期間に関しては第５図を参照
することによって最も良く説明できる。つまり、第４図
は゛′広″ブレーク期間を持つ期間りの人すパルスを示
す。

出力パルスは、例えば、最後のパルスの後端からカウン
タ１１によって生成される遅延期間ａの終端まで、つま
り期間ｅの間だけ、３キロヘルツの速度にてカウント・
アップし、次に補正されているパルスの後端まで、つま
り期間すの間だけ、２キロヘルツの速度にてカウント・
ダウンし、次に、補正されるパルスの後端から所定のゼ
ロのカウントに達するまで５キロヘルツの速度にてカウ
ント・ダウンすることによってパルス期間しの６０パー
セントであるブレーク期間ｄを持つ出力パルスを生成す
るために使用されるアップ／ダウン・カウンタ１３によ
って生成される。

同様に、第５図は期間りの入りパルスおよびアップ／ダ
ウン・カウンタ１３によって生成される出力パルスを示
す。カウンタ１３は前のパルスの後端から補正されるべ
きパルスの後端まで３キロヘルツの速度にてカウント・
アップするようにされる。次に、その後のカウント動作
が遅延期間ａの終端まで、つまり期間ｇだけ抑止され、
次にカウンタ１３はカウントがゼロに達するまで５キロ
ヘルツの速度にてカラン］−・ダウンし、これによって
所望のパルス期間上の６０パーセントであるブレーク期
間ｄが生成される。

従って、前のパルスの後端から補正されるへきパルスの
後端までのパルス列内の最初のパルスに続くパルスの期
間を１１測定”することによってパルス列内の最後のパ
ルスが所望の定率ブレーク値に補正される。

本発明による所望のパルス補正を実現するためのカウン
タ１１並びにアップ／ダウン・カウンタ１．２．１３お
よび１４の動作を制御するための制御装置１５の動作が
第６図の状態図に示される。第６図の図の要素の状態お
よび動作がｎテーブル１に示され、ま た遷移および状態から状態への遷移をトリガ１５− する事象がｍテーブル２に示される。

このタイプの順次論理回路は通常有限状態マシーンとし
て知られているが、これはこれに供給される入力に応答
してその出力に状態の離散順列を提供する。このような
有限状態マシーンは当技術において周知であり、また当
業者にとって、第６図、テーブル１と２に示される情報
から適当な論理回路を設計することは容易である。この
ような回路は、例えば、Ｔ、Ｌ、ブース（Ｂｏｏｔｈ）
著、ジョン・ウィリー・アンド・サンズ社　（Ｊｏｈｎ
Ｖｊｌａｙ　ａｎｄ　５ｏｎｓ、　Ｉｎｃ、　）出版、
版権１９６８年、順次マシーンおよびオー１へマトン理
論（５ｅｑｕｅｎｔｉａｌ　Ｍａｃｈｉｎｅｓ　ａｎｄ
　Ａｕｔｏ＋＊ａｔａＴｈｅｏｒｙ　）の第３章におい
て説明されている。

また、Ｍ、Ａ、ハリソン　（Ｍ、　Ａ、１ｌａｒｒｊｓ
ｏｎ）著、マクグローヒル社（ＭｃＧｒａｔｉ　ＩＩＨ
Ｉ）出版、版権１９６５年、交換およびオートマ］〜ン
理論入門（Ｔｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　Ｓｗｉｔ
ｃｈｉｎｇ　ａｎｄＡｕｔｏｍａｔａ　Ｔｈｅｏｒｙ　
）の第２章および第９章を１６− 参照されたい。

″狭″パルスは遅延期間ａが補正されるへきパルスの後
端が出現した後に終端するようなパルスとして定義され
、１″広″パルスは遅延期間ａが補正されるべきパルス
の後端が出現する前に終端するようなパルスとして定義
御装置１５によって制御されるパルス列内の最初のパル
スに対する状態のシーケンスは以下の通り、つまり： 狭パルスでは、Ｓ＃ＢＣの状態のシーケンスであり、 広パルスでは、Ｓ＃ＡＣの状態のシーケンスである。

に示される制御装置１５によって制御される最初のパル
スの後のパルス、つまり、定常状態の動作に対しては補
正器は以下のような状態のサイクルを経過する。つまり
： 広パルスでは、ＤＦＨＩ　Ｊ　ＬＮＯＰＲＴＬＪＤの状
態のシーケンスを経過し、； 狭パルスでは、ＤＥＧＩＪＫＭＯＰＱＳＵＤの状態のシ
ーケンスを経過し、；　そして中パルスでは、ＤＦＧ　
Ｉ　Ｊ　ＬＭＯＰＲ８ＵＤの状態のシーケンスを経過す
る。

中パルスは、本質的には、狭パルスと同一として定義さ
れる。しかし、状態が異なる。

これは狭パルスに対して５キロヘルツの第３の速度にて
カウントダウンされる前にカウントがより長い期間抑止
されて間に異なる動作が取られるためである。

パルス列の終端での補正器の動作において、補正器は状
態Ｉ、ＯあるいはＵのいずれかに達する。最後のパルス
の後には、次のパルスれるように制御装置１５を介して
制御され、以下の状態のシーケンスのいずれかを取る；
つまり、 ■ｚ＄の状態のシーケンス、 ＯＹ＄の状態のシーケンス、あるいは Ｕ■＄の状態のシーケンスのいずれかを取る。

補正器は補正されるへき次のパルスあるいはパルス列が
受信されるまでアイドル状ｆフ＄にとどまる。

単一のダイアル・パルスが出現すると、カウンタ１４は
最大に達し、Ｃから＄への状態の遷移が起こる。

ダイアル・パルスとしての許容範囲より広いパルスはウ
ィング信号と解釈される。ウィング信号は８０ミリ秒の
遅延にて通過されるが、形状の変化は受けない。これは
以下の状態のシーケンス、つまり、＄ＡＷＸ＄の状態の
シーケンスによって達成される。このウィングはカウン
タ１４がその最大カウントに達すると検知される。次に
、状８Ｘはウィン９の後端の所で８０ミリ秒の遅延を導
入し、Ｍ？ｆ１９一 端および後端が同一の量だけ遅延され、ウィングが補正
されることなく通過される。

上述の構成は単に本発明の一例としての実施態様を説明
するためのものであり、当業者にとっては、本発明の精
神および範囲から逸脱することなく、各種の修正を行な
うことができることは明白である。例えば、成る用途で
は、補正されるべきパルスの範囲に応じてアップ／ダウ
ン・カウンタの数をここに示す数より多くあるいは少な
くすることが可能である。

【図面の簡単な説明】

第１図は、本発明の実施態様を含むデジタル定率ブレー
ク期間パルス補正器を簡略ブロック図に示す図； 第２図は、パルス列内の第１のダイアル・パルスを補正
するための本発明の詳細な説明するために好都合な波形
を示す図； 第３図は、本発明の詳細な説明するために好都合なパル
ス・シーケンスを示す図；２０− 第４図は、パルス列内の第１のパルス以降のパルスを補
正するための本発明の詳細な説明するのに好都合な波形
を示す図； 第５図もまたパルス列内の第１のパルス以降のダイアル
Φパルスを補正するための本発明の詳細な説明するのに
好都合な波形を示す図； 第６図は、第１図に示される制御装置の動作を図解する
ための状態図を示す図である。 〔主要部分の符号の説明〕 遅延時間生成装置　・・・・・・・・・・・・・・・・
・・・・・・・・１１クロック信号生成装置　・・・・
・・・・・・・・・・・・・・・・・１０アツプ／ダウ
ンｅカウンタ・・・・・・１２．１３、又は４ 子−７隻１ 一２１ａ− テープＩし２ ２４− り０゛ソ９４書１５ ｍ−２−糾←　３　＋　４→

Claims (1)

1. 【特許請求の範囲】 １、補正されるべきパルスの前端から始まる遅延期間を
   生成するための装置および各々が所定のクロック速度を
   持つ複数のクロック信号を生成するための装置を含む定
   率ブレーク期間パルス補正器において、 該複数のクロック信号を受信するために結合された少な
   くとも１つのアップ／ダウン・カウンタ、および 補正されるべきパルスおよび該遅延期間発生装置と該少
   なくとも１つのアップ／ダウン・カウンタとの出力に応
   答して該少なくとも１つのアップ／ダウン・カウンタを
   第］の所定クロック速度にて該遅延期間に等しい期間だ
   けカウント・アップさせ、該遅延期間の終端から補正さ
   れるべき次の後続パルスの前端が出現するまで第２の所
   定クロック速度にてカウント・ダウンさせ、そして次に
   所定のカウントに達するまで第３の所定クロック速度に
   てカウント・ダウンさせる制御信号を生成するための制
   御装置がさらに含まれ、補正されたパルスのブレーク期
   間が該遅延期間の終端から該アップ／ダウン・カウンタ
   が該所定カウントに達するまでの期間であることを特徴
   とする定率ブレーク期間パルス補正器。 ２、特許請求の範囲第１項に記載の定率ブレーク期間パ
   ルス補正器において、 少なくとも１つの第２のアップ／ダウン・カウントがさ
   らに含まれ、該制御信号発生装置が該少なくとも１つの
   第２のアップ／ダウン・カウンタを該第］の所定速度に
   てカウント・アップさせ、該少なくとも１つの第２のア
   ップ／ダウン・カウンタが補正されるべき次のパルスの
   出現の前に所定のカウントに達すると、補正されるべき
   該パルスの該ブレーク期間を１つの単一パルスとして終
   端させる制御信号を生成するために使用されることを特
   徴とする定率ブレーク期間パルス補正器。 ３、特許請求の範囲第１項に記載の定率ブレーク期間パ
   ルス補正器において、 該第２の所定クロック速度が該第：３のクロック速度と
   該第１のクロック速度の間の所定の関係に従って決定さ
   れることを特徴とする定率ブレーク期間パルス補正器。 ４、特許請求の範囲第３項に記載の定率ブレーク期間パ
   ルス補正器において、 該第２のタロツク速度が該第３のクロック速度と該第１
   のクロック速度の間の差異であることを特徴とする定率
   ブレーク期間パルス補正器。 ５、特許請求の範囲第４項に記載の定率ブレーク期間パ
   ルス補正器において、 該所定のカラン１へがゼロであることを特徴とする定率
   ブレーク期間パルス補正器。 ６、特許請求の範囲第５項に記載の定率ブレーク期間パ
   ルス補正器において、 該補正されるべきパルスがメイク期間とブレーク期間を
   持ち、該補正されたパルスが補正される該対応するパル
   スの該メイク期間とブレーク期間の和の公称６０パーセ
   ン１へのブレーク期間を持つことを特徴とする定率ブレ
   ーク期間パルス補正器。