JPS60257172A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60257172A JPS60257172A JP59112275A JP11227584A JPS60257172A JP S60257172 A JPS60257172 A JP S60257172A JP 59112275 A JP59112275 A JP 59112275A JP 11227584 A JP11227584 A JP 11227584A JP S60257172 A JPS60257172 A JP S60257172A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline
- layers
- semiconductor layer
- crystal grain
- thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6731—Top-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6745—Polycrystalline or microcrystalline silicon
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は、半導体装置に関するものであり、更に具体的
に云えば高性能でかつ信頼性に富む薄膜トランジスタに
関する。
に云えば高性能でかつ信頼性に富む薄膜トランジスタに
関する。
従来の技術
フラットパネルディスプレイ等における駆動用素子とし
ては、一般に多結晶状態の半導体層からなる、キＹリア
移動度の大きい薄膜トランジスタが用いられている。第
１図に、この薄膜トランジスタの断面図？示す。基板１
１の上に、半導体層１２が形成され、その上にゲート絶
縁膜１３とゲート電極１４とが置れる。一方、ソース電
極１５とドレイン電極１６とが半導体層１２の両側に形
成され、これらの電極は配線１７に接続されている。こ
の薄膜トランジスタにおける電流は、半導体層１２とゲ
ート絶縁膜１３との界面もしくは半導体層１２と基板１
１ との界面に形成されるチャネル内を流れる。
ては、一般に多結晶状態の半導体層からなる、キＹリア
移動度の大きい薄膜トランジスタが用いられている。第
１図に、この薄膜トランジスタの断面図？示す。基板１
１の上に、半導体層１２が形成され、その上にゲート絶
縁膜１３とゲート電極１４とが置れる。一方、ソース電
極１５とドレイン電極１６とが半導体層１２の両側に形
成され、これらの電極は配線１７に接続されている。こ
の薄膜トランジスタにおける電流は、半導体層１２とゲ
ート絶縁膜１３との界面もしくは半導体層１２と基板１
１ との界面に形成されるチャネル内を流れる。
しかし、第１図に示したように半導体層１２の内部には
結晶粒界１日が存在する。熱処理により多結晶化が行わ
れた半導体層１２においては、結晶粒径の大きさは通常
数襲〜数６７１３１程度である。
結晶粒界１日が存在する。熱処理により多結晶化が行わ
れた半導体層１２においては、結晶粒径の大きさは通常
数襲〜数６７１３１程度である。
このため、駆動用素子として用いられる薄膜トランジス
タの半導体層１２の膜厚数百ｎｍに比較して、結晶粒径
は一般に小さく、結晶粒界１８ヲ介してソース電極１５
とドレイン電極１６との連結が起り。
タの半導体層１２の膜厚数百ｎｍに比較して、結晶粒径
は一般に小さく、結晶粒界１８ヲ介してソース電極１５
とドレイン電極１６との連結が起り。
結晶粒界１８ヲ通じた漏れ電流が流れることになる。ま
た、ソース電極１５およびドレイン電極１６に添加した
不純物原子が、結晶粒界１８に沿って増速拡散し、これ
らの電極同志が短絡する事故も生じる。
た、ソース電極１５およびドレイン電極１６に添加した
不純物原子が、結晶粒界１８に沿って増速拡散し、これ
らの電極同志が短絡する事故も生じる。
したがって、従来の薄膜トランジスタを、フラ’／）パ
ネルディスプレイ等の駆動用素子として用いた半導体装
置では、上記漏れ電流により性能が劣化したり、上記短
絡のため信頼性に欠ける等の欠点があった。
ネルディスプレイ等の駆動用素子として用いた半導体装
置では、上記漏れ電流により性能が劣化したり、上記短
絡のため信頼性に欠ける等の欠点があった。
発明の目的
本発明は、これらの欠点を除去した新規な発明であって
、その目的は、薄膜トランジスタにおける半導体層を、
極めて薄い半導体層と絶縁体層とを交互に積層した多層
構造にした半導体装置を提供することである。以下図面
を参照して本発明を詳細に述べる。
、その目的は、薄膜トランジスタにおける半導体層を、
極めて薄い半導体層と絶縁体層とを交互に積層した多層
構造にした半導体装置を提供することである。以下図面
を参照して本発明を詳細に述べる。
実施例の説明
第２図は、本発明の実施例であり、本発明の薄膜トラン
ジスタの断面図を示す。基板２１上に、多結晶状態の半
導体層２２と絶縁体層２６とが交互に積重ねられ、その
上にゲート絶縁膜２４およびゲート電極２５が置れる。
ジスタの断面図を示す。基板２１上に、多結晶状態の半
導体層２２と絶縁体層２６とが交互に積重ねられ、その
上にゲート絶縁膜２４およびゲート電極２５が置れる。
さらに、ソース電極２６とドレイン電極２７とが半導体
層２２０両側に形成されこれらの電極は、配線２８に接
続されている。
層２２０両側に形成されこれらの電極は、配線２８に接
続されている。
本発明が、従来からの構造と異なる点は、半導体層が極
めて薄い半導体層２２と絶縁体層２３との ・多層構造
となっていることである。この半導体層２２と絶縁体層
２３とからなる多層構造の製作は以下の工程で行える。
めて薄い半導体層２２と絶縁体層２３との ・多層構造
となっていることである。この半導体層２２と絶縁体層
２３とからなる多層構造の製作は以下の工程で行える。
例えば、本発明の一実施例として、半導体層２２ヲ多結
晶シリコンとし、絶縁体層２５を酸化シリコンとする場
合、基板２１上に、スパッタ法、ＣＶＤ法等により、シ
リコンと酸化シリコンとを交互に堆積する。スパッタ法
を用いル場合には、シリコンおよび酸化シリコン（７）
別々のターゲラトラ用意し、交互にスパッタすること、
あるいは、シリコンターゲットのみを用い、周期的に酸
素ガス電流すことによって行える。また、ＣＶＤ法を用
いる場合にはシランガスをチャンバ内に導入し、かつ周
期的に酸素ガスを導入し、反応させることによって実現
できる。次に、堆積した試料に、電気炉、ハロゲンラン
プあるいはレーザ等により熱処理を施し、シリコン層を
結晶化させることによって、多結晶シリコンと酸化シリ
コンとからなる多層構造な形成できる。
晶シリコンとし、絶縁体層２５を酸化シリコンとする場
合、基板２１上に、スパッタ法、ＣＶＤ法等により、シ
リコンと酸化シリコンとを交互に堆積する。スパッタ法
を用いル場合には、シリコンおよび酸化シリコン（７）
別々のターゲラトラ用意し、交互にスパッタすること、
あるいは、シリコンターゲットのみを用い、周期的に酸
素ガス電流すことによって行える。また、ＣＶＤ法を用
いる場合にはシランガスをチャンバ内に導入し、かつ周
期的に酸素ガスを導入し、反応させることによって実現
できる。次に、堆積した試料に、電気炉、ハロゲンラン
プあるいはレーザ等により熱処理を施し、シリコン層を
結晶化させることによって、多結晶シリコンと酸化シリ
コンとからなる多層構造な形成できる。
第３図にスパッタ法を用いて堆積し、ハロゲンランプに
まり熱処理を施した、多結晶シリコンと酸化シリコンと
からなる多層構造における、多結晶シリコンの膜厚方向
の結晶粒径と多結晶シリコン一層の膜厚との関係を示す
。熱処理は、ハロゲンランプにより９００℃にて１０秒
間行った。破線は多結晶シリコン一層の膜厚と、膜厚方
向の結晶粒径とが一致する点、すなわち、膜厚方向に結
晶粒界２９ソ持だない条件を示している。膜厚を薄くす
るのに伴い、結晶粒径は膜厚に近づき、１０ ｎｍにお
いて一致している。すなわち、本実施例の製作条件にお
いては、多結晶シリコン一層の膜厚ｔ１０ ｎｍ以下に
することによって、ソース電極２６とドレイン電極２７
とを連結する結晶粒界を消滅することができる。なお、
製作条件な変えることによって、結晶粒径と同一になる
多結晶シリコン膜厚な、数百ｎｍ程度にできることはい
うまでもない。薄膜トランジスタの形成は、上記多層構
造形成後、従来と同様にゲート、ソース・ドレインおよ
び配線を形成し行える。
まり熱処理を施した、多結晶シリコンと酸化シリコンと
からなる多層構造における、多結晶シリコンの膜厚方向
の結晶粒径と多結晶シリコン一層の膜厚との関係を示す
。熱処理は、ハロゲンランプにより９００℃にて１０秒
間行った。破線は多結晶シリコン一層の膜厚と、膜厚方
向の結晶粒径とが一致する点、すなわち、膜厚方向に結
晶粒界２９ソ持だない条件を示している。膜厚を薄くす
るのに伴い、結晶粒径は膜厚に近づき、１０ ｎｍにお
いて一致している。すなわち、本実施例の製作条件にお
いては、多結晶シリコン一層の膜厚ｔ１０ ｎｍ以下に
することによって、ソース電極２６とドレイン電極２７
とを連結する結晶粒界を消滅することができる。なお、
製作条件な変えることによって、結晶粒径と同一になる
多結晶シリコン膜厚な、数百ｎｍ程度にできることはい
うまでもない。薄膜トランジスタの形成は、上記多層構
造形成後、従来と同様にゲート、ソース・ドレインおよ
び配線を形成し行える。
発明の効果
以上、説明したように、本発明においては、ソース電極
からドレイン電極に連結した結晶粒界を消滅することが
できるため、高性能で、信頼性に富む薄膜トランジスタ
？高歩留りで製造できる利点がある。
からドレイン電極に連結した結晶粒界を消滅することが
できるため、高性能で、信頼性に富む薄膜トランジスタ
？高歩留りで製造できる利点がある。
第１図は従来の薄膜トランジスタの断面図、第２図は本
発明の薄膜トランジスタの断面図、第６図は、多結晶シ
リコン一層の膜厚と、多結晶シリコンの膜厚方向の結晶
粒径との関係を示す図である。 １１ 、２１・・・基板、１２ 、２２・・・半導体層
、１３，２４・・・ゲート絶縁膜、１４ 、２５・・・
ゲート電極、１５ 、２６・・・ソース電極、１５ 、
２７・・・ドレイン電極、 １７ 、２８・・・配線、
１８ 、２９・・・結晶粒界、２３・・・絶縁体層 第１図 易耐１ 特開昭Ｃ０−２５７１７２（３） 第３図 ２２ ２辷
発明の薄膜トランジスタの断面図、第６図は、多結晶シ
リコン一層の膜厚と、多結晶シリコンの膜厚方向の結晶
粒径との関係を示す図である。 １１ 、２１・・・基板、１２ 、２２・・・半導体層
、１３，２４・・・ゲート絶縁膜、１４ 、２５・・・
ゲート電極、１５ 、２６・・・ソース電極、１５ 、
２７・・・ドレイン電極、 １７ 、２８・・・配線、
１８ 、２９・・・結晶粒界、２３・・・絶縁体層 第１図 易耐１ 特開昭Ｃ０−２５７１７２（３） 第３図 ２２ ２辷
Claims (2)
- （１）薄膜トランジスタにおいて、基板上に堆積した絶
縁体層と多結晶状態の半導体層とを交互に多層に積層し
ていることを特徴とする半導体装置。 - （２）前記半導体層は、シリコンもしくはゲルマニウム
、あるいはシリコンとゲルマニウムの両者を主成分とす
ること？特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112275A JPS60257172A (ja) | 1984-06-01 | 1984-06-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112275A JPS60257172A (ja) | 1984-06-01 | 1984-06-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257172A true JPS60257172A (ja) | 1985-12-18 |
Family
ID=14582618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59112275A Pending JPS60257172A (ja) | 1984-06-01 | 1984-06-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257172A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0485233A3 (en) * | 1990-11-09 | 1994-09-21 | Semiconductor Energy Lab | A method of manufacturing insulated-gate field effect transistors |
| US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
-
1984
- 1984-06-01 JP JP59112275A patent/JPS60257172A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6261877B1 (en) | 1990-09-11 | 2001-07-17 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing gate insulated field effect transistors |
| EP0485233A3 (en) * | 1990-11-09 | 1994-09-21 | Semiconductor Energy Lab | A method of manufacturing insulated-gate field effect transistors |
| US6177302B1 (en) | 1990-11-09 | 2001-01-23 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor using multiple sputtering chambers |
| US6566175B2 (en) | 1990-11-09 | 2003-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing gate insulated field effect transistors |
| US7507615B2 (en) | 1990-11-09 | 2009-03-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing gate insulated field effect transistors |
| US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
| US7642584B2 (en) | 1991-09-25 | 2010-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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