JPS60257535A - 異常診断機能を備えた半導体製造方法 - Google Patents
異常診断機能を備えた半導体製造方法Info
- Publication number
- JPS60257535A JPS60257535A JP11402184A JP11402184A JPS60257535A JP S60257535 A JPS60257535 A JP S60257535A JP 11402184 A JP11402184 A JP 11402184A JP 11402184 A JP11402184 A JP 11402184A JP S60257535 A JPS60257535 A JP S60257535A
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- JP
- Japan
- Prior art keywords
- parameter values
- semiconductor
- test pattern
- abnormality
- manufacturing process
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、異常診断機能を備えた半導体製造方法に関し
、特に超微細パターンの半導体を製造する製造プロセス
において、ウェーハプロセスの異常診断に関するもので
ある。
、特に超微細パターンの半導体を製造する製造プロセス
において、ウェーハプロセスの異常診断に関するもので
ある。
半導体製品がＩＣ，ＬＳＩ、ＶＬＳＩと超微細化するに
伴って、製造プロセスも複雑となり、ウェーハの歩留り
向上として行う各種の異常診断もますます難しくなって
きている。異常診断の有効な１つの方法は、「半導体製
品が各種の膜を順次形成して作られることに着目し、そ
れらの膜のどの部分に異常があるのかを検出して、すな
わち、半導体製品の構造上の異常を検出することＫよっ
て、その異常な発生させた製造プロセスを限定し、異常
発生の原因を究明する」ことである。この方法を実現す
る忙あたり、従来は膜厚測定器１寸法測定器などの専用
測定器あるいは電子顕微鏡などを使用して、直接第１図
に示すような、半導体製品を構成する（ｏｘ、ＦＥＴ）
各種素子パラメータ値を測定している。この場合、半導
体ベレットの表面に現われている部分のパラメータ値に
ついては、直ちに測定できるが、その内部のパラメータ
値は、膜をエツチングで１枚づつ剥がしてゆキ、表［１
１ｉＫ現われた部分を順次測定する。しかしながら、上
記のような測定法では、エツチングと測定を何度も繰り
返えすため、熟練した測定者による多大な時間と労力が
必要となってしまう欠点がある。また、エツチングの作
業において、表面の膜のみが削り取られるのではなく、
すぐ下の被測定膜も若干削り取らｎでしまうこともある
ため、真の素子パラメータ値が測定できない欠点もある
。
伴って、製造プロセスも複雑となり、ウェーハの歩留り
向上として行う各種の異常診断もますます難しくなって
きている。異常診断の有効な１つの方法は、「半導体製
品が各種の膜を順次形成して作られることに着目し、そ
れらの膜のどの部分に異常があるのかを検出して、すな
わち、半導体製品の構造上の異常を検出することＫよっ
て、その異常な発生させた製造プロセスを限定し、異常
発生の原因を究明する」ことである。この方法を実現す
る忙あたり、従来は膜厚測定器１寸法測定器などの専用
測定器あるいは電子顕微鏡などを使用して、直接第１図
に示すような、半導体製品を構成する（ｏｘ、ＦＥＴ）
各種素子パラメータ値を測定している。この場合、半導
体ベレットの表面に現われている部分のパラメータ値に
ついては、直ちに測定できるが、その内部のパラメータ
値は、膜をエツチングで１枚づつ剥がしてゆキ、表［１
１ｉＫ現われた部分を順次測定する。しかしながら、上
記のような測定法では、エツチングと測定を何度も繰り
返えすため、熟練した測定者による多大な時間と労力が
必要となってしまう欠点がある。また、エツチングの作
業において、表面の膜のみが削り取られるのではなく、
すぐ下の被測定膜も若干削り取らｎでしまうこともある
ため、真の素子パラメータ値が測定できない欠点もある
。
本発明の目的は、このような従来の欠点を除去すること
にあり、具体的には製品ベレットの素子パラメータ値を
推定することにより、半導体製品の構造上の異常を検出
して、製造プロセスの異常診断ができる異常診断機能を
備えた半導体製造方法を提供することにある。
にあり、具体的には製品ベレットの素子パラメータ値を
推定することにより、半導体製品の構造上の異常を検出
して、製造プロセスの異常診断ができる異常診断機能を
備えた半導体製造方法を提供することにある。
上記目的を達成するため、本発明の異常診断機能を備え
た半都体’！ｆｌｉ造方法は、半導体製品となる半導体
ウェーハ上にテストパターンを備え、該テストパターン
の検査デー々を収集する工程と、上記検査データを基に
して、上記半導体ウェーハの素子パラメータ値（膜厚１
寸法など）を推定処理する工程とを有することに特徴が
ある。また、上記各工程に加えて、素子パラメータ値の
異常発生の組合せから、製造プロセスの異常を検知する
工程を有することにも特徴がある。
た半都体’！ｆｌｉ造方法は、半導体製品となる半導体
ウェーハ上にテストパターンを備え、該テストパターン
の検査デー々を収集する工程と、上記検査データを基に
して、上記半導体ウェーハの素子パラメータ値（膜厚１
寸法など）を推定処理する工程とを有することに特徴が
ある。また、上記各工程に加えて、素子パラメータ値の
異常発生の組合せから、製造プロセスの異常を検知する
工程を有することにも特徴がある。
以下、不発明の実施例を図面により説明する。
第２図は、不発明の一実施例を示す半導体製造プロセス
の異常診断装置の構成ブロック図である。
の異常診断装置の構成ブロック図である。
第２図において、１は半導体製造プロセスであり、製造
工程１−１と検査工程１−２で構成される。
工程１−１と検査工程１−２で構成される。
製造上程１−１には、例えば酸化・拡散プロセ ｒス、
インプラ・プロセス、ホトエツチング・プロセスなどが
含まれ、その製造工程自体は従来からの製造プロセスで
あり、半導体ウェーハの加工を順次行って製品ベレット
を製作する。検査上＆！１−２はウェーハ上に特別に設
けたテストパターンの電気特性データを測定装置ｒｉｕ
ｃより測定する工程である。上記の測定データは、デー
タ収集装置２を辿して、記憶装置６に転送された後、処
理装置４で行う素子パラメータ値の推定処理に用いられ
る。処Ｊず装置４は、上記の素子パラメータ値の推定を
行うとともに、その推定結果と所定の基準範囲との比較
などから、ウェーハ上の異常有無の利足、および異常発
生プロセスの究明を行う。また、それらの結果をディス
プレイ装置５に表示する。
インプラ・プロセス、ホトエツチング・プロセスなどが
含まれ、その製造工程自体は従来からの製造プロセスで
あり、半導体ウェーハの加工を順次行って製品ベレット
を製作する。検査上＆！１−２はウェーハ上に特別に設
けたテストパターンの電気特性データを測定装置ｒｉｕ
ｃより測定する工程である。上記の測定データは、デー
タ収集装置２を辿して、記憶装置６に転送された後、処
理装置４で行う素子パラメータ値の推定処理に用いられ
る。処Ｊず装置４は、上記の素子パラメータ値の推定を
行うとともに、その推定結果と所定の基準範囲との比較
などから、ウェーハ上の異常有無の利足、および異常発
生プロセスの究明を行う。また、それらの結果をディス
プレイ装置５に表示する。
なお、上記の構成において、データ収集装置２゜記憶装
置べろ、処理装置４．ディスプレイ装置５を外部メモリ
やＩ１０装置などを含む１つの計算機装置で実現するこ
とができる。
置べろ、処理装置４．ディスプレイ装置５を外部メモリ
やＩ１０装置などを含む１つの計算機装置で実現するこ
とができる。
゛ また、素子パラメータ値を推定するための被測定パ
ターンであるウェーハ上の診断用テストパターンは、従
来、ウェーハ上に特別のテストパターンを作成して、プ
ロセス技術開発用に活用したものに似ており、本実施例
では第６図（ａ） 、 （ｂ） Ｎ第５図に示すパター
ンである。
ターンであるウェーハ上の診断用テストパターンは、従
来、ウェーハ上に特別のテストパターンを作成して、プ
ロセス技術開発用に活用したものに似ており、本実施例
では第６図（ａ） 、 （ｂ） Ｎ第５図に示すパター
ンである。
次に１処理装Ｍ４で行う素子パラメータ値の推定処理に
つい゛Ｃ１具体例をあげて説明する。
つい゛Ｃ１具体例をあげて説明する。
半導体製品を構成する主要素子の１つである電界効果ト
ランジスタ（ＦＥＴ）には、素子パラメータとして、第
１図に示すように、寸法、膜厚。
ランジスタ（ＦＥＴ）には、素子パラメータとして、第
１図に示すように、寸法、膜厚。
不純物濃度などがある。これらは、製品チップと同一の
ウェーハ上に１第６図、第５図に示すような、特別のテ
ストパターンを作成し、それからの測定値から経験的に
推定することができる。推定の基本としては、寸法に関
するパフメータには電気抵抗を、ま之膜厚、不純物議Ｐ
ｉｌよどにあするパラメータには″、！Ｌ気容量を用い
る。
ウェーハ上に１第６図、第５図に示すような、特別のテ
ストパターンを作成し、それからの測定値から経験的に
推定することができる。推定の基本としては、寸法に関
するパフメータには電気抵抗を、ま之膜厚、不純物議Ｐ
ｉｌよどにあするパラメータには″、！Ｌ気容量を用い
る。
まず、ゲート長を推定するには、例えばぷ６図（ａ）＋
（ｂ）に示すような、２つのテストパターンを作成す
る。
（ｂ）に示すような、２つのテストパターンを作成す
る。
第６図（ａ） 、 （ｂ）において、１１．１３は酸化
膜。
膜。
成極などの被測定体、１２．１２’、１４．１４’は測
定用端子（パッド）であり、！、は寸法が知りたいゲー
ト長と同一の設計値とする。しかし、これは一般に小さ
いので製造プロセスにおける寸法バラツキの影響が大き
い。一方の’１１ ”２１ ’２は、製造プロセスにお
ける寸法バラツキより大きな値とし、バラツキの影暢を
相対的に小さなものＫする。
定用端子（パッド）であり、！、は寸法が知りたいゲー
ト長と同一の設計値とする。しかし、これは一般に小さ
いので製造プロセスにおける寸法バラツキの影響が大き
い。一方の’１１ ”２１ ’２は、製造プロセスにお
ける寸法バラツキより大きな値とし、バラツキの影暢を
相対的に小さなものＫする。
第６図（ｂ）のテストパターンを測定した電気抵抗Ｒ２
〔Ω〕から、シート抵抗ρ２〔Ω〕を算出すると、とな
る。ここで、２つのテストパターンは、同一ウェーハ上
に同時に作成されていることから、両者のシート抵ｂｃ
は等しいと考えられる。
〔Ω〕から、シート抵抗ρ２〔Ω〕を算出すると、とな
る。ここで、２つのテストパターンは、同一ウェーハ上
に同時に作成されていることから、両者のシート抵ｂｃ
は等しいと考えられる。
ρ２−ρ、 ・・自・（２）
上記の（１）式、（２）式と、第６図（ａ）のテストパ
ターンを測定した電気抵抗Ｒ１（Ω〕から、Ｗ□ の実
際の、△ 値Ｗ□（ｍ）を推定すると、 となる。なお、この推定を正しく行うためには、２つの
テストパターンが設計通りに正常に製作されていること
が不可決であり、（１）〜（３）式を適用するために、
いくつかの前提条件をチェックする必要がある。その例
として、 Ｋ≦ Ｊ（≦Ｋ −″°（４） １ １ ２ に３≦ＴＬ２≦に４ ・・・・・（５）をチェックする
。た／どし、■（１〜に４は定数であり、テストパター
ンが正常に製作されているときの測定値に対する上・下
限値を示す。
ターンを測定した電気抵抗Ｒ１（Ω〕から、Ｗ□ の実
際の、△ 値Ｗ□（ｍ）を推定すると、 となる。なお、この推定を正しく行うためには、２つの
テストパターンが設計通りに正常に製作されていること
が不可決であり、（１）〜（３）式を適用するために、
いくつかの前提条件をチェックする必要がある。その例
として、 Ｋ≦ Ｊ（≦Ｋ −″°（４） １ １ ２ に３≦ＴＬ２≦に４ ・・・・・（５）をチェックする
。た／どし、■（１〜に４は定数であり、テストパター
ンが正常に製作されているときの測定値に対する上・下
限値を示す。
上記ゲート長推定の処理７０−チャートを第４図に示す
。ゲート長以外の寸法に関するパラメータ値も、［）り
記同様第４図に示す方法で推定することができる。なお
、第４図のステップ４２で測定データが（４）式、（５
）式を満足しない場合は、条件不成立としているか、こ
の場合番は異常と判定し、次の指定されたパラメータを
処理する（ステップ４６）。
。ゲート長以外の寸法に関するパラメータ値も、［）り
記同様第４図に示す方法で推定することができる。なお
、第４図のステップ４２で測定データが（４）式、（５
）式を満足しない場合は、条件不成立としているか、こ
の場合番は異常と判定し、次の指定されたパラメータを
処理する（ステップ４６）。
つぎに、酸化膜厚を推定するには、例えは第５図に示す
ような、テストパターンを作成する。
ような、テストパターンを作成する。
第５図において、１５．１７は殻＃′１′値がｄである
知りたい膜厚を両側から挟み込んだ電極、１６゜１６’
、 １８．１８’は測定用端子（パッド）であり、ｌ
ｓ ＋ Ｗａは・前記７□Ｉ Ｗ２ ＊ １２と同様に
、製造プロセスでの寸法バラツキより大きな値とし、バ
ラツキの影響を相対的に小さくする。第５図のテストパ
ターンを？ｌＩＩ］定した静電容量Ｃ（Ｆ）から、単位
面積当りの容１ｔｑ（Ｆ／ｚ）を算出すると、となる。
知りたい膜厚を両側から挟み込んだ電極、１６゜１６’
、 １８．１８’は測定用端子（パッド）であり、ｌ
ｓ ＋ Ｗａは・前記７□Ｉ Ｗ２ ＊ １２と同様に
、製造プロセスでの寸法バラツキより大きな値とし、バ
ラツキの影響を相対的に小さくする。第５図のテストパ
ターンを？ｌＩＩ］定した静電容量Ｃ（Ｆ）から、単位
面積当りの容１ｔｑ（Ｆ／ｚ）を算出すると、となる。
ここで、知り７こい膜厚の肪電率ε（Ｆ／ｍ ）を形成
される膜の組成から測定し、（６）式より、膜△ ｊ皐ｄの実際の値６ （ｍ）を推定すると、△ ε ｄ−□ ・・・・・（７） △ となる。上記ｄの値は、前記した寸法推定と同じ理由に
より、製品テンプの酸化膜厚情と推定することかできる
。なお、この場合も、１１り記し７こ寸法推定と同様の
理由により、前提条件のチェックが必要である。その例
として、 Ｋ５≦Ｃ≦に６ ・・・・・（８） をチェックする。ただし、Ｋ５．に６は定数であり、テ
ストパターンが正常に製作されているときの測定値に対
する上・下限値を示す。
される膜の組成から測定し、（６）式より、膜△ ｊ皐ｄの実際の値６ （ｍ）を推定すると、△ ε ｄ−□ ・・・・・（７） △ となる。上記ｄの値は、前記した寸法推定と同じ理由に
より、製品テンプの酸化膜厚情と推定することかできる
。なお、この場合も、１１り記し７こ寸法推定と同様の
理由により、前提条件のチェックが必要である。その例
として、 Ｋ５≦Ｃ≦に６ ・・・・・（８） をチェックする。ただし、Ｋ５．に６は定数であり、テ
ストパターンが正常に製作されているときの測定値に対
する上・下限値を示す。
上記、酸化膜厚推定の処理フローチャートを第６図に示
す。また膜厚以外の不純物濃度に関する素子パラメータ
値も、第６図の方法とほぼ同様に推定することができる
。
す。また膜厚以外の不純物濃度に関する素子パラメータ
値も、第６図の方法とほぼ同様に推定することができる
。
第７図はデシジョン・テーブルであり、各製造 ゛工程
６で異常が発生したとき、それによって異常となる撰子
のパラメータ名を○印で表示しである。
６で異常が発生したとき、それによって異常となる撰子
のパラメータ名を○印で表示しである。
処理装置４は、第４図あるいは第６図の方法によって、
第１図に示すような各梶素子バラメ〒り値を推定し、正
常・異常を判定した後、第７図のテーブルを活用して、
推定パラメータの異′Ｍ判定の結果から製造プロセスの
異常工程を究明する。
第１図に示すような各梶素子バラメ〒り値を推定し、正
常・異常を判定した後、第７図のテーブルを活用して、
推定パラメータの異′Ｍ判定の結果から製造プロセスの
異常工程を究明する。
その方法Ｃ；（、次の通りである。すなわち、第７図の
横方向各行において、○印を付けた全てのパラメータに
異常判定（■印）があった場合には、その左端に示す工
程（ｏｘ 、工程Ｂ）で異常が生じていると判断するこ
とができる。
横方向各行において、○印を付けた全てのパラメータに
異常判定（■印）があった場合には、その左端に示す工
程（ｏｘ 、工程Ｂ）で異常が生じていると判断するこ
とができる。
このよう釦、ウェーハ上に設けられたテストバターンを
用いて素子パラメータ値の異常判定およびその異常な発
生させた製造工程が究明できることから、（＋）Ｍ常診
断を迅速・正確に実施できるので、半導体製品の超微細
化をさらに進展させることが可能となる。（ｉｔ）素子
パラメータ値の定飯的な把握が容易となるため、それら
の値のウェーハ内分布、ウェーハ間分布およびそれらの
時系列変化を把握・分析することが可能となり、現状の
異常分析だけでなく、異常多発の予知なども可能となる
。（ｌｉＤ半導体製造における歩留の早期向上、高レベ
ル維持が可能である。
用いて素子パラメータ値の異常判定およびその異常な発
生させた製造工程が究明できることから、（＋）Ｍ常診
断を迅速・正確に実施できるので、半導体製品の超微細
化をさらに進展させることが可能となる。（ｉｔ）素子
パラメータ値の定飯的な把握が容易となるため、それら
の値のウェーハ内分布、ウェーハ間分布およびそれらの
時系列変化を把握・分析することが可能となり、現状の
異常分析だけでなく、異常多発の予知なども可能となる
。（ｌｉＤ半導体製造における歩留の早期向上、高レベ
ル維持が可能である。
以上説明したように、本発明によれば、製品ベレットの
菓子パラメータの値を、容易に推定できるので、多大な
時間と労力を費すことなく、半導体製品の構造上の異常
を検出し、製造プロセスの異常診断ができる。
菓子パラメータの値を、容易に推定できるので、多大な
時間と労力を費すことなく、半導体製品の構造上の異常
を検出し、製造プロセスの異常診断ができる。
第１図はＦＥＴの素子パラメータ、第２図は本発明の一
実施例を示す半導体製造プロセスの異常診断装置の構成
プルツク図、第６図（＆） ｔ （ｂ） ｒ第５図はテ
ス）Ｓターン、第４図、第６回位測定データから素子パ
ラメータ値を推定するための処理フローチャート、第７
図はデシジョン・テーブルである。 １：半導体製造プロセス、１−１＝製造工程、１−２：
検査工程、２：データ収集装置、６：記憶装置、４：処
理装置、５：ディスプレイ装置、１１、ｉ６：被測定体
、１２．１２’、 １４．１４’、 １６゜１６’、
１８． ｉａ’：測定端子（パッド）、１５．１７：電
極。 第１図 第 ２ 図 ｊｉ”ｒ ３図 第４図 第５図 第 ６ 図 第 ７ 図
実施例を示す半導体製造プロセスの異常診断装置の構成
プルツク図、第６図（＆） ｔ （ｂ） ｒ第５図はテ
ス）Ｓターン、第４図、第６回位測定データから素子パ
ラメータ値を推定するための処理フローチャート、第７
図はデシジョン・テーブルである。 １：半導体製造プロセス、１−１＝製造工程、１−２：
検査工程、２：データ収集装置、６：記憶装置、４：処
理装置、５：ディスプレイ装置、１１、ｉ６：被測定体
、１２．１２’、 １４．１４’、 １６゜１６’、
１８． ｉａ’：測定端子（パッド）、１５．１７：電
極。 第１図 第 ２ 図 ｊｉ”ｒ ３図 第４図 第５図 第 ６ 図 第 ７ 図
Claims (1)
- （１）半導体製品となる半導体ウェーハ上にテストパタ
ーンを備え、該テストパターンの検査データを収集する
工程と、上記検査データを基にして、上記半導体ウェー
ハの素子パラメータ値（膜厚。 寸法など）を推定処理する工程とを有することを特徴と
する異常診断機能を備えた半導体製造方法。 ■半導体製品となる半導体ウェーッ１上にテストパター
ンを備え、該テストパターンの検査データを収集する工
程と、上記検査データを基和して、−上記半導体ウェー
ハの素子パラメータ値（膜厚。 寸法など）を推定処理する工程と、上記素子パラメータ
値の組合せから、製造プロセスの異常を検知する工程と
を有することを特徴とする異常診断機能を備えた半導体
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11402184A JPS60257535A (ja) | 1984-06-04 | 1984-06-04 | 異常診断機能を備えた半導体製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11402184A JPS60257535A (ja) | 1984-06-04 | 1984-06-04 | 異常診断機能を備えた半導体製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257535A true JPS60257535A (ja) | 1985-12-19 |
Family
ID=14627056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11402184A Pending JPS60257535A (ja) | 1984-06-04 | 1984-06-04 | 異常診断機能を備えた半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257535A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174331A (ja) * | 1987-01-14 | 1988-07-18 | Toshiba Corp | 半導体製造自動制御システム |
-
1984
- 1984-06-04 JP JP11402184A patent/JPS60257535A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63174331A (ja) * | 1987-01-14 | 1988-07-18 | Toshiba Corp | 半導体製造自動制御システム |
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