JPS6025754Y2 - 記憶装置におけるリ−ド・ライトタイミングパルス発生回路 - Google Patents

Description

【考案の詳細な説明】 本考案は記憶装置における駆動電流パルスを制御するた
めのタイミングパルスの発生回路に関スるものである。

従来のこの種のタイミングパルス発生回路としては、第
１図に示すように、起動パルス（第３図ａ）の入力時に
、所定幅の一パルス（第３図ｂ）を発生ずるパルス発生
回路１と、その出力を順次伝送して行く遅延ライン２を
有する。

遅延ライン２の各タップ出力はそれぞれ遅延された信号
となる。

第３図Ｃは途中のタップ出力で、ｄは最終タップの出力
である。

リードタイミングパルス発生回路３は、例えは、フリッ
プフロップで構成され、遅延ライン２のタップ出力のう
ち、起動パルスからリードタイミングの現われる迄の定
められた時間たけ遅れたタップ出力と更にそれよりリー
ドパルスの幅だけ遅れたタップ出力との２つのタップ出
力でセット・リセットするようにしてリードタイミング
パルスを得ている。

フリップフロップの代りに論理回路を用いて、遅延ライ
ン２の２つのタップ出力の論理積をとり、リードタイミ
ングパルスを得ることも行なわれる。

ライトタイミングパルス発生回路４も、リードタイミン
グパルス発生回路３と同様に、フリップフロップや論理
回路で構成され、起動パルスから一定時間後に一定幅の
パルスを得るように、遅延ライン２の２つのタップ出力
が選ばれる。

第３図ｅ、 ｆに、それぞれ、リードタイミングパル
スおよびライトタイミングパルスを示した。

ところで従来の方式では、所望のリードおよびライトタ
イミングパルスを得るには、遅延ラインの長さを長くす
る必要があり、例えば１０タップ位の遅延ラインを使用
するときは、複数個縦続接続する必要があった。

このことは装置の高価格を意味する。

本考案は簡単な回路構成により、短い遅延ラインを用い
て従来よりも時間的に長いリードおよびライトタイミン
グパルスを得ることのできる回路を１是ｆ共することを
目的とする。

以下本考案を図面に示す実施例を参照して詳細に説明す
る。

第２図は本考案の一実施例を示す回路図で、ダブルパル
ス発生回路１１は第３図ａと同様の第４図Ｃの起動パル
スを受けて動作し、第３図すと同様のパルスを、第４図
１〕に示すように連続して２つ出力する回路である。

ダブルパルス発生回路１１の出力は遅延う、イン１２に
入力され、遅延されながら順次伝送される。

リードタイミングパルス発生回路１３は第１図の３と同
様に、遅延ライン１２のタップ出力を組み合せて所要の
パルス幅のパルスを所要の時間位置に作る回路で、従来
と同様に論理和回路やフリップフロップ回路で構成され
得る。

この場合、遅延ライン１２のタップ出力には、第４図す
のダブルパルスをそれぞれ遅延したダブルパルスを出力
しているので、ダブルパルスのうち先行する方のパルス
に着目してリードタイミングパルスを形Ｊｔするように
しても、これに引き続いて、後の方のパルスから作られ
るパルスが得られる。

即ち、リードタイミングパルス発生回路１３の出力には
、第４図Ｃに示すように所要のリードタイミングパルス
に不用のパルスが付随してくる。

一方、ライトタイミングパルス発生回路１４も同様に、
論理回路やフリップフロップ回路等で構成され、遅延リ
レー１２の所定のタップ出力を組ミ合せて所要の時間幅
のライトタイミングパルスを所要の時間位置に作る回路
である。

この場合、遅延リレーの各タップ出力のダブルパルスの
うち後の方のパルスに着目して、目的とするライトタイ
ミングパルスを得るように、タップ出力を組み合せる。

このようにして、ライトタイミングパルス発生回路１４
は、第４図ｄのように目的のライトタイミングパルスを
得るが遅延リレー１２のタップ出力のダブルパルスのう
ち先行するパルスにもとづくパルスがライトタイミング
パルスに先行して現われる。

マスキング回路１５．１６はそれぞれリードタイミング
パルス発生回路１３とライトタイミングパルス発生回路
１４の出力側に接続されそれぞれの出力に現われる不用
パルスを除去するための回路でマスキング信号発生回路
１７からの出力で動作する。

マスキング信号発生回路１７は遅延リレー１２の起動タ
ップおよび中間タップの出力を組み合せてマスキング回
路１５．１６へそれぞれマスキング指令信号を送出する
。

マスキング信号発生回路１７としてはワンショットマル
チが使用でき、そのＱ出力とＱ出力をマスキング回路１
５．１６へそれぞれマスキング指令信号として送出する
ようにすれば良い。

第４図ｅはマスキング回路１５へのマスキング指令信号
で、リードタイミングパルス発生回路１３の出力のダブ
ルパルスのうち、先行するパルスのみを通過させ、他を
マスクするようにマスキング回路１５を動作させるよう
になっている。

従って、マスキング回路１５からは第４図ｆのようなリ
ードタイミングパルスを得ることができる。

第４図ｇは、マスキング回路１６へのマスキング指令信
号で、ライトタイミングパルス発生回路のうち後の方の
パルスのみを通過させ他をマスクするように、マスキン
グ回路１６を動作させるようになっている。

このようにしてマスキング回路１６から第４図りのよう
なライトタイミングパルスを得ることができる。

マスキング回路としてはゲート回路が用いられ得る。

一定幅のパルスを遅延ラインを用いて順次遅延させて伝
送し、各タップ出力を組み合せて、所要の時間幅と時間
位置のリードタイミングパルスとライトタイミングパル
スを発生するようにした記憶装置におけるリード・ライ
トタイミングパルス発生回路において、本考案は、ダブ
ルパルスを遅延ラインに入力させ、先行するリードタイ
ミングパルスを遅延ラインのタップ出力のダブルパルス
のうち先行するパルスの組み合せで得、ライトタイミン
グパルスを後の方のパルスの組み合せで得るようにした
もので、これにより従来と同じ長さの遅延ラインを用い
ても、その起動タップの入力パルスの入力時刻から最終
タップからダブルパルスの後の方のパルスの出力終了迄
の時間内で、す−ドおよびライトタイミングパルスの一
対のパルスの時間幅、間隔、時間位置を自由に変えるこ
とができるので、従来のように、一つのパルスの入力時
刻から最終タップのパルス終了迄の時間内で、これらを
選ぶより、自由に選ぶことができる。

従って従来より短い遅延ラインでリードおよびライトタ
イミングパルスを自由に得られる。

なお、ダブルパルス発生回路１１としては、遅延ライン
１２のタップ出力を利用すれば、従来の単発のパルスを
発生するパルス発生回路１と簡単な論理回路で構成され
る。

例えば、第１図の１と同様のパルス発生回路、例えばワ
ンショットマルチの入力側に論理和回路を設け、その一
方の入力を起動パルスとして他方の入力を遅延ラインの
所定のタップ出力の微分波とすれば良い。

この場合、この微分波によってパルス発生回路が二番目
のパルスを発生して、結果としてダブルパルスを発生す
る。

なお、この場合、この二番目のパルスの遅延伝送によっ
て再び上記のタップ出力の微分波がパルス発生回路に入
力しないように、微分出力と論理和回路との間にゲート
を設けて、このゲートを遅延ラインのタップ出力を組み
合せて閉じるようにしてわけば良い。

１番目のパルスと２番目のパルスは互いに時間的にずれ
て遅延ラインに入力するから、これらのパルスは、一つ
のタップにも時間的にずれて現われる。

従って、一つのタップに現われる一番目のパルスの微分
出力は通過させるが、二番目のパルスの微分出力を通過
させないようにゲート回路を動作させることは遅延ライ
ンの他のタップ出力を利用して可能である。

以上、本考案は、長い遅延ラインを使用することなく、
一対のリードおよびライトタイミングパルスを比較的長
い時間内で自由に選択できる利点がある。

【図面の簡単な説明】

第１図は従来の一例を示すブロック図、第２図は本考案
の一実施例を示すブロック図、第３図は、第１図の動作
を説明するための各部信号の時間関係を示す図、第４図
は第２図の実施例の動作を説明するための各部信号の時
間関係を示す図である。 １１・・・・・・ダブルパルス発生回路、１２・・・・
・・遅延ライン、１３・・・・・・リードタイミングパ
ルス発生回路、１４・・・・・・ライトタイミングパル
ス発生回路、１５．１６・・・・・・マスキング回路、
１７・・・・・・マスキング指令信号発生回路。

Claims (1)

【実用新案登録請求の範囲】
1. 一つの起動パルスを受けて所定幅のパルスを発生する発
   生回路と、該パルス発生回路の出力を遅延させる遅延ラ
   インと、該遅延ラインの所定のタップ出力からリードタ
   イミングパルスを創出する回路と他の所定のタップ出力
   からライトタイミングパルスを創出する回路とを有する
   記憶装置におけるリード・ライトタイミングパルス発生
   回路において、上記パルス発生回路は上記一つの起動パ
   ルスを受けて上記所定幅のパルスを連続して二つ出力す
   るようにダブルパルス発生回路として構成されており、
   上記リードタイミングパルス発生回路の出力に現われる
   ダブルパルスのうち後の方のパルスをマスクし、上記ラ
   イトタイミングパルス発生回路の出力に現われるダブル
   パルスのうち先のパルスをマスクする二つのマスキング
   回路ヲ設け、上記リードタイミングパルス発生回路の出
   力のダブルパルスのうち前の方のパルスをリードタイミ
   ングパルスとして、またライトタイミングパルス発生回
   路の出力に現われるダブルパルスのうチ後の方のパルス
   をライトタイミングとして出力するようにした記憶装置
   におけるリード・ライトタイミングパルス発生回路。