JPH03113530U - - Google Patents

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JPH03113530U
JPH03113530U JP2204090U JP2204090U JPH03113530U JP H03113530 U JPH03113530 U JP H03113530U JP 2204090 U JP2204090 U JP 2204090U JP 2204090 U JP2204090 U JP 2204090U JP H03113530 U JPH03113530 U JP H03113530U
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clock
type latch
input terminal
circuit
delayed
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  • Manipulation Of Pulses (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【図面の簡単な説明】
第１図はこの出願の第１考案の実施例を示す接
続図、第２図および第３図はこの出願の第１考案
の動作を説明するための波形図、第４図はこの出
願の第２考案の実施例を示す接続図、第５図はそ
の動作を説明するための波形図、第６図は従来の
技術を説明するための接続図、第７図はその動作
を説明するための波形図、第８図は従来の技術の
他の例を示す接続図、第９図および第１０図はそ
の動作を説明するための波形図である。 １…ゲート、２，３…入力端子、４…出力端子
、１０，１１…Ｄ型ラツチ回路、１２…遅延回路
、１３…論理和回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 (1) Ａ データ入力端子と出力端子とが縦続接
    続された二つのＤ型ラツチ回路と、 Ｂ この二つのＤ型ラツチ回路の前段側のクロ
    ツク入力端子に与えたクロツクを遅延させて後段
    のＤ型ラツチ回路のクロツク入力端子に与える遅
    延回路と、 Ｃ 上記縦続接続されたＤ型ラツチ回路の後段
    のＤ型ラツチ回路の出力と、上記遅延回路で遅延
    されたクロツクとが入力されてクロツクを抽出す
    るゲートと、 によつて構成したクロツク抽出回路。 (2) Ａ データ入力端子に制御信号が与えられ
    、クロツク入力端子にクロツクとこのクロツクを
    遅延させたクロツクとの論理和をとつたクロツク
    が与えられるＤ型ラツチ回路と、 Ｂ このＤ型ラツチ回路の出力と遅延されたク
    ロツクとが入力されてクロツクを抽出するゲート
    と、 によつて構成したクロツク抽出回路。
JP2204090U 1990-03-05 1990-03-05 クロック抽出回路 Expired - Fee Related JPH084749Y2 (ja)

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JPH084749Y2 JPH084749Y2 (ja) 1996-02-07

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007172583A (ja) * 2005-12-22 2007-07-05 Sony Computer Entertainment Inc 演算処理装置およびクロック制御方法
JP2009545262A (ja) * 2006-07-31 2009-12-17 モサイド・テクノロジーズ・インコーポレーテッド クロックエッジ復元を有するパルスカウンタ

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007172583A (ja) * 2005-12-22 2007-07-05 Sony Computer Entertainment Inc 演算処理装置およびクロック制御方法
JP2009545262A (ja) * 2006-07-31 2009-12-17 モサイド・テクノロジーズ・インコーポレーテッド クロックエッジ復元を有するパルスカウンタ

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JPH084749Y2 (ja) 1996-02-07

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