JPS60257625A - 計数回路 - Google Patents
計数回路Info
- Publication number
- JPS60257625A JPS60257625A JP11432084A JP11432084A JPS60257625A JP S60257625 A JPS60257625 A JP S60257625A JP 11432084 A JP11432084 A JP 11432084A JP 11432084 A JP11432084 A JP 11432084A JP S60257625 A JPS60257625 A JP S60257625A
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- Japan
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- signal
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- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、クロック信号を計数する計数回路に関する。
特に、計数値のヒツト数が計数回路の出カビノド数以−
Ｌの場合に、セレクト回路によらず簡単な回路で計数値
ｎ−ｙ（ｙ＜２”・Ｘ、ｙ、ｘは自然数）に対してｙを
Ｘビット単位に０回に分割して出力する計数回路に関す
る。
Ｌの場合に、セレクト回路によらず簡単な回路で計数値
ｎ−ｙ（ｙ＜２”・Ｘ、ｙ、ｘは自然数）に対してｙを
Ｘビット単位に０回に分割して出力する計数回路に関す
る。
クロックを計数して計数値を出力するとき、計数回路の
出力がＸビＺ）に限られるとＸヒ・ノドより計数値のビ
ット数が大である場合には、計数値を分割して出力しな
ければならない。ずなわち、Ｘビット出力計数器をｎ個
備えた計数回路であれば計数値のピッ１−数は最大ｎ’
ｘヒツトとなり、セレクト回路によってＸビットずつ０
回に分割して出力することができる。このような回路に
おいて、ｎの値が大きくなると、計数値の多数分割が必
要となり、セレクト回路も複雑なものとなる欠点があっ
た。
出力がＸビＺ）に限られるとＸヒ・ノドより計数値のビ
ット数が大である場合には、計数値を分割して出力しな
ければならない。ずなわち、Ｘビット出力計数器をｎ個
備えた計数回路であれば計数値のピッ１−数は最大ｎ’
ｘヒツトとなり、セレクト回路によってＸビットずつ０
回に分割して出力することができる。このような回路に
おいて、ｎの値が大きくなると、計数値の多数分割が必
要となり、セレクト回路も複雑なものとなる欠点があっ
た。
本発明は、セレクト回路を用いずにクロック信号の計数
値をＸビ、トずつ０回に分割して出力する計数回路を提
供することを目的とする。
値をＸビ、トずつ０回に分割して出力する計数回路を提
供することを目的とする。
〔問題点を解決するための手段〕
本発明は、入力するクロック信号の立上がりと立下がり
とに対応してパルス信号を生成するパルス生成手段と、
上記クロック信号を１／ｎ （ｎは２以上の整数）分周
した信号を発生ずる分周手段と、上記パルス生成手段の
出力信号がそれぞれクロック端子に接続され、上記分周
手段の出力信号がそれぞれ第一のイネーブル端子に接続
され、−り記クロック信号がそれぞれロード端子に接続
されたｎ個の計数器とを備え、」孔開ｎ個の計数器の・
うちの第１番目のｄ１数器の計数出力が出力端子に接続
されるとともに分岐されて上記ｎ個の計数器のうちの第
ｎ番目の計数器の並列ロード入力に接続され、上記ｎ個
の計数器のうぢの第１番目の計数器（ｉは２からｎまで
の整数）の計数出力がそれぞれ第ｉ−１番目の計数器の
並列ロード入力に接続され、上記第１番目の計数器の第
二のイネーブル端子には上記分周手段の出力信号が接続
され、−ｈ起筆ｉ番目の計数器（ｊは２からｎまでの整
数）の第二のイネーブル端子にはそれぞれ第１番目から
第ｉ−］番ｌ］までの各計数器のキャリ出力の論理積が
接続され、上記ｎ個の計数器はそれぞれ、第一のイネー
ブル端子と第二の・イネーブル端子との論理積でイネー
ブル状態となるように構成されたごとを特徴とする。
とに対応してパルス信号を生成するパルス生成手段と、
上記クロック信号を１／ｎ （ｎは２以上の整数）分周
した信号を発生ずる分周手段と、上記パルス生成手段の
出力信号がそれぞれクロック端子に接続され、上記分周
手段の出力信号がそれぞれ第一のイネーブル端子に接続
され、−り記クロック信号がそれぞれロード端子に接続
されたｎ個の計数器とを備え、」孔開ｎ個の計数器の・
うちの第１番目のｄ１数器の計数出力が出力端子に接続
されるとともに分岐されて上記ｎ個の計数器のうちの第
ｎ番目の計数器の並列ロード入力に接続され、上記ｎ個
の計数器のうぢの第１番目の計数器（ｉは２からｎまで
の整数）の計数出力がそれぞれ第ｉ−１番目の計数器の
並列ロード入力に接続され、上記第１番目の計数器の第
二のイネーブル端子には上記分周手段の出力信号が接続
され、−ｈ起筆ｉ番目の計数器（ｊは２からｎまでの整
数）の第二のイネーブル端子にはそれぞれ第１番目から
第ｉ−］番ｌ］までの各計数器のキャリ出力の論理積が
接続され、上記ｎ個の計数器はそれぞれ、第一のイネー
ブル端子と第二の・イネーブル端子との論理積でイネー
ブル状態となるように構成されたごとを特徴とする。
本発明は、ｎ個のＸビ・７ト計数器において、ロード端
子に入力するクロック信号がローレヘルのときは、クロ
ック端子に入力するパルス信号の立−］−がりのタイミ
ングにおいて、第１番目の記数器の出力信号が第ｎ番目
の計数器にロートされ１、第１番目以外の計数器の出力
信号はそれぞれ前段の計数器にロートされる。ロート端
子に入力するクロック信号がハイレヘルのときは、クロ
ック端子に入力するパルス信号の立上がりのタイミング
において、第１番ｌ］の計数器の第一および第二のイネ
ーブル端子に入力する１／ｎ分周信号がハイレヘルの場
合には第１番目の計数器にロートされた値がカウントア
ツプされ、また第１番目以外の計数器の第一のイネーブ
ル端子に入力する１ ／ ｎ分周信号および第一のイネ
ーブル端子己こ入力する第１番目から前段までの各計数
器のキャリ信号の論理積がともにハイレヘルの場合には
、その計数器にロードされた値がカウントアツプされる
。上述のようにパルス信号を計数器りし１ツクとして１
／ｎ分周信号を周期として計数し、計数値を各計数器間
で循環することにより、第１番目の計数器から計数値を
Ｘビットずつ０回に分割して出力することができる。
子に入力するクロック信号がローレヘルのときは、クロ
ック端子に入力するパルス信号の立−］−がりのタイミ
ングにおいて、第１番目の記数器の出力信号が第ｎ番目
の計数器にロートされ１、第１番目以外の計数器の出力
信号はそれぞれ前段の計数器にロートされる。ロート端
子に入力するクロック信号がハイレヘルのときは、クロ
ック端子に入力するパルス信号の立上がりのタイミング
において、第１番ｌ］の計数器の第一および第二のイネ
ーブル端子に入力する１／ｎ分周信号がハイレヘルの場
合には第１番目の計数器にロートされた値がカウントア
ツプされ、また第１番目以外の計数器の第一のイネーブ
ル端子に入力する１ ／ ｎ分周信号および第一のイネ
ーブル端子己こ入力する第１番目から前段までの各計数
器のキャリ信号の論理積がともにハイレヘルの場合には
、その計数器にロードされた値がカウントアツプされる
。上述のようにパルス信号を計数器りし１ツクとして１
／ｎ分周信号を周期として計数し、計数値を各計数器間
で循環することにより、第１番目の計数器から計数値を
Ｘビットずつ０回に分割して出力することができる。
本発明の実施例について図面を参照して説明する。
第１図は本発明−実施例計数回路のフロック構成図であ
り、計数器が３個、出力ピノ］・数４ヒノ１〜の場合を
示す。計数するクロック信号１が計数器Ａ、Ｂ、Ｃのそ
れぞれのロート端、７−１−に接続され、また１／３分
周回路りおよびパルス生成回路Ｅに接続される。１／３
分周回路りがらクロック信号１を１／３分周信号した１
クロック信号幅の１／３分周信号２が計数器Ａ、Ｂ、Ｃ
のイネーブル端子ＥＰにそれぞれ接続され、また君１数
器へのイネーブル端子Ｆ、 Ｔに接続される。パルス生
成回路Ｅからクロック信号１の立上がりと立下がりに対
応したパルス信月３が計数器Ａ、Ｒ，Ｃのクロック端７
−ＣＫに接続される。計数器Ａのキャリ端子ＣＹから４
−ヤリ信号４が計数器Ｂのイネーブル入力ＥＴおよびア
ンド回路Ｆの一方の入力に接続される。計数器Ｂのキャ
リ端子ＣＹからキャリ信号５が」−記アント回路Ｆの他
の入力に接続される。
り、計数器が３個、出力ピノ］・数４ヒノ１〜の場合を
示す。計数するクロック信号１が計数器Ａ、Ｂ、Ｃのそ
れぞれのロート端、７−１−に接続され、また１／３分
周回路りおよびパルス生成回路Ｅに接続される。１／３
分周回路りがらクロック信号１を１／３分周信号した１
クロック信号幅の１／３分周信号２が計数器Ａ、Ｂ、Ｃ
のイネーブル端子ＥＰにそれぞれ接続され、また君１数
器へのイネーブル端子Ｆ、 Ｔに接続される。パルス生
成回路Ｅからクロック信号１の立上がりと立下がりに対
応したパルス信月３が計数器Ａ、Ｒ，Ｃのクロック端７
−ＣＫに接続される。計数器Ａのキャリ端子ＣＹから４
−ヤリ信号４が計数器Ｂのイネーブル入力ＥＴおよびア
ンド回路Ｆの一方の入力に接続される。計数器Ｂのキャ
リ端子ＣＹからキャリ信号５が」−記アント回路Ｆの他
の入力に接続される。
アンド回路Ｆの出力信号６は計数器Ｃのイネ−フル端子
ＥＴに接続される。計数器への出力信号７が図外に出力
され、また分岐され計数ｈＧに接続される。計数器Ｂの
出力信号８ば計数器Ａに接続され、計数器Ｃの出力信号
９は計数器Ｂに接続される。
ＥＴに接続される。計数器への出力信号７が図外に出力
され、また分岐され計数ｈＧに接続される。計数器Ｂの
出力信号８ば計数器Ａに接続され、計数器Ｃの出力信号
９は計数器Ｂに接続される。
このような構成の計数回路の動作について説明する。第
１図において、計数器Ａ−Ｃにはそれぞれクロック信号
１、］、／３分周信号２、パルス信号３が入力され、さ
らに計数器Ａには計数器Ｂの出力信号８、計数器Ｂには
計数器Ｃの出力信号９および酊数器Ａからのキャリ信号
４、計数器Ｃには計数器Ａの出力信号７およびアンド回
路の出力信号６が人力される。この計数回路でば、ロー
ト端子Ｉ７の１月がローレベルの場合には、クロックｖ
＝子ＧＫの信号の立−にがりのタイミングにおいて各計
数器Ａ、［う、Ｃの出力信号７．８．９がそれぞれ前段
の計数器Ｃ，Ａ、Ｂにロードされ、ロード端子りの信号
がハイレベルの場合には、クロ。
１図において、計数器Ａ−Ｃにはそれぞれクロック信号
１、］、／３分周信号２、パルス信号３が入力され、さ
らに計数器Ａには計数器Ｂの出力信号８、計数器Ｂには
計数器Ｃの出力信号９および酊数器Ａからのキャリ信号
４、計数器Ｃには計数器Ａの出力信号７およびアンド回
路の出力信号６が人力される。この計数回路でば、ロー
ト端子Ｉ７の１月がローレベルの場合には、クロックｖ
＝子ＧＫの信号の立−にがりのタイミングにおいて各計
数器Ａ、［う、Ｃの出力信号７．８．９がそれぞれ前段
の計数器Ｃ，Ａ、Ｂにロードされ、ロード端子りの信号
がハイレベルの場合には、クロ。
り端子ＣＫの信号の立上がりのタイミングにおいて、計
数器Ａ、Ｂ、Ｃのイネーブル端子ＢＰ、ＥＴの信号がと
もにハイレベルであれば各計数器△、Ｂ、Ｃにロードさ
れた値がカウントアツプされる。
数器Ａ、Ｂ、Ｃのイネーブル端子ＢＰ、ＥＴの信号がと
もにハイレベルであれば各計数器△、Ｂ、Ｃにロードさ
れた値がカウントアツプされる。
第１図において、計数器へに着目すると、１ｚ３分周信
号２がローレベルの間は５１数器への出力信号７の値は
Ｏｎｏ （１６進表現）のまで、１ｚ３分周信号２がハ
イレベルとなるとタイミング（１）て０□、がロードさ
れ、タイミング（２）でカランｌ−アップされ計数Ｒ’
ＡＡの出力信号７の値はＯｆｉｌ から１（Ｈ）に変わ
る。このあと２クロツクの間は１ｚ３分周信号２はロー
レベルなので計数器への出力１月７の値は０ （Ｉｌｌ
のまま変化しない。次に１ｚ３分周信号２がハイレベ
ルとなったときに、前回の出力信号７の値ＩＬＩＬ、が
フィードバックされ計数器Ａの入力となり、タイミング
（３）で１ ｏｌ、がロードされカウントアツプされる
ので計数器Ａの出力信号７の値は１．Ｈｌから２□、と
なる。以後も３クロツクごとにカウントアツプされるの
で、計数器への出力信号７の値はクロック信号１の文士
“がりのタイミングで見ると、 ■（旧、０Ｔｌ１１．０（ｓｚ２ｏｎ、００１１．Ｏく
５ｚ３（ＩＯ・０（旧、 ０ 〈ｓ＋ ；’−と続く。
号２がローレベルの間は５１数器への出力信号７の値は
Ｏｎｏ （１６進表現）のまで、１ｚ３分周信号２がハ
イレベルとなるとタイミング（１）て０□、がロードさ
れ、タイミング（２）でカランｌ−アップされ計数Ｒ’
ＡＡの出力信号７の値はＯｆｉｌ から１（Ｈ）に変わ
る。このあと２クロツクの間は１ｚ３分周信号２はロー
レベルなので計数器への出力１月７の値は０ （Ｉｌｌ
のまま変化しない。次に１ｚ３分周信号２がハイレベ
ルとなったときに、前回の出力信号７の値ＩＬＩＬ、が
フィードバックされ計数器Ａの入力となり、タイミング
（３）で１ ｏｌ、がロードされカウントアツプされる
ので計数器Ａの出力信号７の値は１．Ｈｌから２□、と
なる。以後も３クロツクごとにカウントアツプされるの
で、計数器への出力信号７の値はクロック信号１の文士
“がりのタイミングで見ると、 ■（旧、０Ｔｌ１１．０（ｓｚ２ｏｎ、００１１．Ｏく
５ｚ３（ＩＯ・０（旧、 ０ 〈ｓ＋ ；’−と続く。
次にｔｌ￥Ｉ器Ｂ、Ｃによる繰上かりについて説明する
。第３図は計数器（Ｔ３）に繰−１＝がりがある場合の
各部分の信号のタイムチャートである。第３図において
、計数器ＡにＦ＋＋ｎ がロードされると、計数器Ａの
キャリ１８号４が出力され計数器Ｂのイネーブル端子Ｅ
Ｔがハイレベルとなるため、計数器Ａの出力信号７の値
がＦ （Ｈｌ からｏｆｌｌｌ と変わると同時に、計
数器Ｂの出力信号８の値もＯ（Ｍｌからｌ （Ｉｌｌ
にカウントアツプされる。
。第３図は計数器（Ｔ３）に繰−１＝がりがある場合の
各部分の信号のタイムチャートである。第３図において
、計数器ＡにＦ＋＋ｎ がロードされると、計数器Ａの
キャリ１８号４が出力され計数器Ｂのイネーブル端子Ｅ
Ｔがハイレベルとなるため、計数器Ａの出力信号７の値
がＦ （Ｈｌ からｏｆｌｌｌ と変わると同時に、計
数器Ｂの出力信号８の値もＯ（Ｍｌからｌ （Ｉｌｌ
にカウントアツプされる。
第４図は３１数器（Ｃ）に繰上がりがある場合の各部分
の信号のタイムチャートである。第４図において、上述
のように、計数器Ａ、ＢにＦ（Ｉｌｌ がロードされる
とそれぞれの計数器Ａ、Ｂよりキャリ信号４．５が出力
されるので、計数器Ｃのイネーブル端子ＥＴかハイレベ
ルとなり、計数器Ａ、Ｂの出力信−号７．８の値がＦ（
Ｉｌｌから００．。と変わると同時に、計数器Ｃの出力
信号９の稙も０（。
の信号のタイムチャートである。第４図において、上述
のように、計数器Ａ、ＢにＦ（Ｉｌｌ がロードされる
とそれぞれの計数器Ａ、Ｂよりキャリ信号４．５が出力
されるので、計数器Ｃのイネーブル端子ＥＴかハイレベ
ルとなり、計数器Ａ、Ｂの出力信−号７．８の値がＦ（
Ｉｌｌから００．。と変わると同時に、計数器Ｃの出力
信号９の稙も０（。
から１．、）にカウントアンプされる。
以上のように各計数器Ａ、Ｂ、Ｃでカウントされた値は
１り「１ツクごとにフィードバックしていくので、計数
器への出力信号７をクシ】／り信号１の立下がりのタイ
ミングで見ると、 １ ｏｎ、 ０ （旧・Ｏｎ（）； ２ ｎｏ、 Ｏｆ
ｌｌｌ、 ０ を旧 ；； Ｆ （Ｉｌｌ、 ＯｆＩｌ
ｌ、 Ｏ（Ｈｌ＋０ （Ｉｌｌ、 Ｉ （Ｉｌｌ、 Ｏ
ｎｏ：； Ｆ （１１１，Ｆ （１゜、ＯｆＩｌｌ；Ｏ
ｏｎ、 １ ＋Ｈ目となり、３クロ・ツクおきに出力が
カウントアツプされた信号を得ることができる。
１り「１ツクごとにフィードバックしていくので、計数
器への出力信号７をクシ】／り信号１の立下がりのタイ
ミングで見ると、 １ ｏｎ、 ０ （旧・Ｏｎ（）； ２ ｎｏ、 Ｏｆ
ｌｌｌ、 ０ を旧 ；； Ｆ （Ｉｌｌ、 ＯｆＩｌ
ｌ、 Ｏ（Ｈｌ＋０ （Ｉｌｌ、 Ｉ （Ｉｌｌ、 Ｏ
ｎｏ：； Ｆ （１１１，Ｆ （１゜、ＯｆＩｌｌ；Ｏ
ｏｎ、 １ ＋Ｈ目となり、３クロ・ツクおきに出力が
カウントアツプされた信号を得ることができる。
以北説明したように、本発明は、セレクト回路を用いず
に、クロック信号の計ｖ！、値をＸヒツトずつＮ回に分
割して出力することができる優れた効果がある。したが
って回路を簡単にすることができる利点がある。
に、クロック信号の計ｖ！、値をＸヒツトずつＮ回に分
割して出力することができる優れた効果がある。したが
って回路を簡単にすることができる利点がある。
第１図は本発明一実施例計数回路の゛フロック構成図。
第２図はその各部分の信号のタイムチャー１〜。
第３図はその計数器（Ｂ）に繰上がりがある場合の各部
分の信号のタイムチャート。 第４図はその計数器（Ｃ） に繰」二がりがある場合の
各部分の信号のタイムチャート。 １・・・クロック信号、２・・・１／３分周信号、３・
・・パルス信号、４．５・・・キャリ信号、６・・・ア
ンド回路出力信号、７・・・計数器への出力信号、８・
・・計数器Ｂの出力信号、９・・・計数器Ｃの出力信号
、Ａ、Ｂ、Ｃ・・・計数器、Ｄ・・・１／３分周回路、
Ｅ・・・パルス生成回路。 特許比）願人 日木電気株式会社 代理人 弁理士 井 出 直 孝
分の信号のタイムチャート。 第４図はその計数器（Ｃ） に繰」二がりがある場合の
各部分の信号のタイムチャート。 １・・・クロック信号、２・・・１／３分周信号、３・
・・パルス信号、４．５・・・キャリ信号、６・・・ア
ンド回路出力信号、７・・・計数器への出力信号、８・
・・計数器Ｂの出力信号、９・・・計数器Ｃの出力信号
、Ａ、Ｂ、Ｃ・・・計数器、Ｄ・・・１／３分周回路、
Ｅ・・・パルス生成回路。 特許比）願人 日木電気株式会社 代理人 弁理士 井 出 直 孝
Claims (1)
- （１） 入力するクロック信号の立上がりと立下がりと
に対応してパルス信号を生成するパルス生成手段と、 上記クロック信号を１／ｎ（ｎは２以上の整数）分周し
た信号を発生ずる分周手段と、 上記パルス生成手段の出力信号がそれぞれクロック端子
に接続され、上記分周手段の出力信号がそれぞれ第一の
イネーブル端子に接続され、上記クロ、り信号がそれぞ
れロード端子に接続されたｎ個の計数器と を備え、 上記ｎ個の計数器のうちの第１番目の計数器の計数出力
が出力端子に接続されるとともに分岐されて上記ｎ個の
計数器のうちの第ｎ番目の旧数器の並列ロード入力に接
続され、 」孔開ｎ個の計数器のうちの第ｉ番目の計数器（ｉは２
からｎまでの整数）の計数出力がそれぞれ第ｉ−１番目
の８１数器の並列ロード人力に接続され、上記第１番目
の計数器の第二のイネーブル端子には上記分周手段の出
力信号が接続され、上記第ｉ番目の計数器（ｉは２から
ｎまでの整数）の第二のイネーブル端子にはそれぞれ第
１番目から第ｉ−１番目までの各計数器のキャリ出力の
゛論理積が接続され、 上記ｎ″個のｎ１数器はそれぞれ、第一のイネーブル端
子と第二のイネーブル端子との論理積でイネーブル状態
となるように構成された ことを特徴とする計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11432084A JPS60257625A (ja) | 1984-06-04 | 1984-06-04 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11432084A JPS60257625A (ja) | 1984-06-04 | 1984-06-04 | 計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60257625A true JPS60257625A (ja) | 1985-12-19 |
Family
ID=14634890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11432084A Pending JPS60257625A (ja) | 1984-06-04 | 1984-06-04 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60257625A (ja) |
-
1984
- 1984-06-04 JP JP11432084A patent/JPS60257625A/ja active Pending
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