JPS58111191A - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPS58111191A JPS58111191A JP56215525A JP21552581A JPS58111191A JP S58111191 A JPS58111191 A JP S58111191A JP 56215525 A JP56215525 A JP 56215525A JP 21552581 A JP21552581 A JP 21552581A JP S58111191 A JPS58111191 A JP S58111191A
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- JP
- Japan
- Prior art keywords
- output
- voltage
- input terminal
- inverter
- control signal
- Prior art date
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- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Landscapes
- Power Sources (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電気的書き込み及び消去の可能な不揮発注メ
モリに好適な電源回路に関する。
モリに好適な電源回路に関する。
従来、電気的に消去又は書き込みのできるメモリ（以後
ＥＦＲＯＭと称す）は、消去又は書き込みに関して高電
ＥＥ（２０Ｖ前後）ｔ−必要とする。しかし、消去又は
書き込み以外の読出し動作では低電圧（５Ｖ前後）でな
くてはいけない。そこで。
ＥＦＲＯＭと称す）は、消去又は書き込みに関して高電
ＥＥ（２０Ｖ前後）ｔ−必要とする。しかし、消去又は
書き込み以外の読出し動作では低電圧（５Ｖ前後）でな
くてはいけない。そこで。
この高電圧と低電圧を切り換える必要がある。第１図に
この高電圧と低電圧の一つを選択する電源回路のブロッ
ク図の一般形状を示す。この電源回路ブロック１に゛は
、電圧切り換え用のコントロール信号入力端子２．高電
圧入力端子３及び出力電圧端子４を含む。第２図及び第
３図に電圧切り換えのためのコントロール信号（上記第
１図中の入力端子２）の入力波形ｄ及び電圧出力（同出
力眠ｌＥＥ端子４）の波形すをそれぞれに示す。第１図
の構成ブロックを第２．第３図により説明する。第２図
で、入力端子２のコントロール信号が同図ａのようにＨ
レベルのと、き、出力端子４の出力電圧が、同図すのよ
うに、低電圧（Ｌ）Ｋなり、″また。
この高電圧と低電圧の一つを選択する電源回路のブロッ
ク図の一般形状を示す。この電源回路ブロック１に゛は
、電圧切り換え用のコントロール信号入力端子２．高電
圧入力端子３及び出力電圧端子４を含む。第２図及び第
３図に電圧切り換えのためのコントロール信号（上記第
１図中の入力端子２）の入力波形ｄ及び電圧出力（同出
力眠ｌＥＥ端子４）の波形すをそれぞれに示す。第１図
の構成ブロックを第２．第３図により説明する。第２図
で、入力端子２のコントロール信号が同図ａのようにＨ
レベルのと、き、出力端子４の出力電圧が、同図すのよ
うに、低電圧（Ｌ）Ｋなり、″また。
コントロール信号がＬレベルのとき、出力端子４の出力
電圧が高電圧（Ｈ）になるような電源のコントロール信
号と出力電圧の関係を示す。父、第３図には、入力端子
２のコントロール信号がＨレベル（同図ａ）のとき、出
力端子４の出力電圧が高電圧（Ｈ）（同図ｂ）となり、
コントロール信号がＬレベルのとき、出力端子の出力電
圧が低電圧（Ｌ）になるような電源のコントロール信号
と出力端子の関係を示す。すなわち、第１図の電源回路
は、第２図、第３図のいずれかの入出力特性で動作する
ものが選定される。第２図及び第３図の出力端子の波形
が示すように、従来のＥＰＲＯＭ用の電源は負荷容置が
大きｂと、立ち下がりスピードが遅い。とくに、大容量
の電気的消去書き込み可能なＲＯＭ（以下ＥＥＲＯＭと
略す）の場合、連続したアドレシング（単にアドレスを
１ビツトインクリメント又はディクリメントする）の場
合は、同−消去又は書込み操作のため、第２．第３図に
示すような電源の特性でも十分に使用できるが、ランダ
ムアクセスでビット消去、又はビット書き込みの場合、
ビット毎に亀源電ＦＥをＨ，Ｌレベルに切り換える必要
があるため、電圧の立下がりが遅いと、ＥＦＲＯＭの消
去又は書き込み時間が制限されるＯ 本発明は、電流引き込み回路を付加することにより、出
力電圧の立下がり時間を極めて速くすることにより、上
記欠点の改善を行なったうのである。本発明の実施例を
第４図及び第６図に示す。
電圧が高電圧（Ｈ）になるような電源のコントロール信
号と出力電圧の関係を示す。父、第３図には、入力端子
２のコントロール信号がＨレベル（同図ａ）のとき、出
力端子４の出力電圧が高電圧（Ｈ）（同図ｂ）となり、
コントロール信号がＬレベルのとき、出力端子の出力電
圧が低電圧（Ｌ）になるような電源のコントロール信号
と出力端子の関係を示す。すなわち、第１図の電源回路
は、第２図、第３図のいずれかの入出力特性で動作する
ものが選定される。第２図及び第３図の出力端子の波形
が示すように、従来のＥＰＲＯＭ用の電源は負荷容置が
大きｂと、立ち下がりスピードが遅い。とくに、大容量
の電気的消去書き込み可能なＲＯＭ（以下ＥＥＲＯＭと
略す）の場合、連続したアドレシング（単にアドレスを
１ビツトインクリメント又はディクリメントする）の場
合は、同−消去又は書込み操作のため、第２．第３図に
示すような電源の特性でも十分に使用できるが、ランダ
ムアクセスでビット消去、又はビット書き込みの場合、
ビット毎に亀源電ＦＥをＨ，Ｌレベルに切り換える必要
があるため、電圧の立下がりが遅いと、ＥＦＲＯＭの消
去又は書き込み時間が制限されるＯ 本発明は、電流引き込み回路を付加することにより、出
力電圧の立下がり時間を極めて速くすることにより、上
記欠点の改善を行なったうのである。本発明の実施例を
第４図及び第６図に示す。
この実施例で用りた電源回路ブロック１（あるいは１１
）は、第１図〜第３図でのべた従来装置と同じものであ
る′。第４図に於いて、高電圧入力端子３を有する電源
回路ブロック１の出力電圧と切り換えるためのコントロ
ール信号入力端子２と出力端子４の間に、ＮＰＮ）ラン
ジスタ５のコレクタを前記出力端子４側にインバータ６
の入力及び出力側を前記ＮＰＮ）ランジスタロのペース
・エミッタ間に接続し、又入力端子２と前記インバータ
６の入力端に接続する。第６図は、コント四−ル入力信
号Ｈレベルのとき、出力電圧が高電圧（Ｈ）となるよう
な電源回路ブロック１１を用いたときの実施例であり、
第４図とほぼ同様な構成回路であジ、コントロール信号
入力端子１２．高電圧入力端子１３を有し、出力端子１
４と前記コントロール信号入力端子１２との間にＮＰＮ
トランジスタ６、インバータ６を有し、さらに前記コン
トロール信号入力端子１２と前記インバータ６との間に
インバータ７を有する。前記ＮＰＮ）ランジスタロ０ベ
ース・エミッタ間に接続されるインバータ６はオープン
コレクタ型のインバータが適し、前記入力端子２側に接
続されるインバータ７はトーテムポール又はオープンコ
レクタＷ（Ｄインバータが用いられる。
）は、第１図〜第３図でのべた従来装置と同じものであ
る′。第４図に於いて、高電圧入力端子３を有する電源
回路ブロック１の出力電圧と切り換えるためのコントロ
ール信号入力端子２と出力端子４の間に、ＮＰＮ）ラン
ジスタ５のコレクタを前記出力端子４側にインバータ６
の入力及び出力側を前記ＮＰＮ）ランジスタロのペース
・エミッタ間に接続し、又入力端子２と前記インバータ
６の入力端に接続する。第６図は、コント四−ル入力信
号Ｈレベルのとき、出力電圧が高電圧（Ｈ）となるよう
な電源回路ブロック１１を用いたときの実施例であり、
第４図とほぼ同様な構成回路であジ、コントロール信号
入力端子１２．高電圧入力端子１３を有し、出力端子１
４と前記コントロール信号入力端子１２との間にＮＰＮ
トランジスタ６、インバータ６を有し、さらに前記コン
トロール信号入力端子１２と前記インバータ６との間に
インバータ７を有する。前記ＮＰＮ）ランジスタロ０ベ
ース・エミッタ間に接続されるインバータ６はオープン
コレクタ型のインバータが適し、前記入力端子２側に接
続されるインバータ７はトーテムポール又はオープンコ
レクタＷ（Ｄインバータが用いられる。
第４図に示し九回路の動作を説明する。コントロール信
号入力端子２にＨレベルが入ると％ＮＰＮトランジスタ
６のペース電位が上がり、オープンコレクタ型のインバ
ータ６の出力はＬレベルトナリ、トランジスタ６がオン
状態になり、出力端子４側のラインにある電荷をすべて
引き込む。このとき電源回路ブロック１の出力は、第２
図の特性によシ％低覗圧（Ｌ）の出力状態となっている
。従って、その前の状態でコントロール信号入力端子２
の信号がＬレベル、トランジスタ６のペース電位がＬレ
ベルの間開トランジスタ６はオフ状態になり、出力端子
４側は、高電圧で同出力端子４のラインに高電圧がチャ
ージされているが、コントロール入力端子２の信号がＨ
レベルになった瞬間上記トランジスタ６がオン状態とな
り、出力端子４のラインの電荷を引き込むので第６図に
示すような速い立ち下がりの特性が得られる。第３図に
示すような特性の電源回路に於ては、第６図に示すよう
な＃線によって％第４図の説明とほぼ同一の原理で、・
第７図に示すような逆の出力特性を得ることもできる。
号入力端子２にＨレベルが入ると％ＮＰＮトランジスタ
６のペース電位が上がり、オープンコレクタ型のインバ
ータ６の出力はＬレベルトナリ、トランジスタ６がオン
状態になり、出力端子４側のラインにある電荷をすべて
引き込む。このとき電源回路ブロック１の出力は、第２
図の特性によシ％低覗圧（Ｌ）の出力状態となっている
。従って、その前の状態でコントロール信号入力端子２
の信号がＬレベル、トランジスタ６のペース電位がＬレ
ベルの間開トランジスタ６はオフ状態になり、出力端子
４側は、高電圧で同出力端子４のラインに高電圧がチャ
ージされているが、コントロール入力端子２の信号がＨ
レベルになった瞬間上記トランジスタ６がオン状態とな
り、出力端子４のラインの電荷を引き込むので第６図に
示すような速い立ち下がりの特性が得られる。第３図に
示すような特性の電源回路に於ては、第６図に示すよう
な＃線によって％第４図の説明とほぼ同一の原理で、・
第７図に示すような逆の出力特性を得ることもできる。
なお、立ち上がり特注を任意に設定したい場合図示しな
いが、第４図回路において、トランジスタ５のペースを
抵抗を介して、入力端子２と接続し、又、第６図回路に
おいては、同様にトランジスタ６のペースに抵抗を接続
する。これによって立ち上がりのスロープを任意に設・
定することが可能である。
いが、第４図回路において、トランジスタ５のペースを
抵抗を介して、入力端子２と接続し、又、第６図回路に
おいては、同様にトランジスタ６のペースに抵抗を接続
する。これによって立ち上がりのスロープを任意に設・
定することが可能である。
以上のように本発明の電源回路は、ＥＦＲＯＭの高亀圧
眠源のスイッチング速度と、高速ｒヒするのに極めて有
効である。
眠源のスイッチング速度と、高速ｒヒするのに極めて有
効である。
第１図は一般の電源回路のブロック図、第２図。
第３図はその動作例を説明する波形図、第４図及び第６
図はそれぞれ本発明の一実施例における電源回路のブロ
ック図、第６図及び第７図は、それぞれ本発明による第
４図及び第６図の動作例を説明する波形図である。 １．１１６・拳・・・電源回路ブロック、２，１２・・
・・・・コントロール信号入力端子、３，１３・・・・
・・高電圧入力端子、４，１４・・・・・・出力端子、
６・・・・番・ＮＰＮ）ランジスタ、１６，７・・拳・
・轡イン／（−タ％ ８．９１１ＩＩ１１−・−抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 ｂ 第６図 第７図
図はそれぞれ本発明の一実施例における電源回路のブロ
ック図、第６図及び第７図は、それぞれ本発明による第
４図及び第６図の動作例を説明する波形図である。 １．１１６・拳・・・電源回路ブロック、２，１２・・
・・・・コントロール信号入力端子、３，１３・・・・
・・高電圧入力端子、４，１４・・・・・・出力端子、
６・・・・番・ＮＰＮ）ランジスタ、１６，７・・拳・
・轡イン／（−タ％ ８．９１１ＩＩ１１−・−抵抗。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第３
図 ｂ 第６図 第７図
Claims (1)
- コントロール信号入力により、選択的に出力端子に高電
圧あるいは低電圧を発生させる電源回路部をそなえ、こ
の出力端子にトランジスタの一主電極を接続し、上記ト
ランジスタの他の主庖極に第１のインバータの出力−子
を接°続し、上記トランジスタの制御電極を上記第１の
インバータの入力端子と接続し、上記第１のインバータ
の入力端子と上記コントロール信号入力側に、直接ある
いは第２のインバータを介して接続したことを特徴とす
る電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215525A JPS58111191A (ja) | 1981-12-23 | 1981-12-23 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215525A JPS58111191A (ja) | 1981-12-23 | 1981-12-23 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111191A true JPS58111191A (ja) | 1983-07-02 |
| JPS6142353B2 JPS6142353B2 (ja) | 1986-09-20 |
Family
ID=16673858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215525A Granted JPS58111191A (ja) | 1981-12-23 | 1981-12-23 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111191A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006110595A (ja) * | 2004-10-14 | 2006-04-27 | Kanazawa Univ | 塑性変形型造形方法およびその装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152933A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Semiconductor nonvolatile memory |
-
1981
- 1981-12-23 JP JP56215525A patent/JPS58111191A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152933A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Semiconductor nonvolatile memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006110595A (ja) * | 2004-10-14 | 2006-04-27 | Kanazawa Univ | 塑性変形型造形方法およびその装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6142353B2 (ja) | 1986-09-20 |
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