JPS60258669A - プロセツサ間の通信制御方式 - Google Patents
プロセツサ間の通信制御方式Info
- Publication number
- JPS60258669A JPS60258669A JP11581884A JP11581884A JPS60258669A JP S60258669 A JPS60258669 A JP S60258669A JP 11581884 A JP11581884 A JP 11581884A JP 11581884 A JP11581884 A JP 11581884A JP S60258669 A JPS60258669 A JP S60258669A
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- JP
- Japan
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- control processor
- communication
- information
- sub
- main control
- Prior art date
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- Pending
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Multi Processors (AREA)
- Information Transfer Systems (AREA)
- Exchange Systems With Centralized Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（本発明の技術分野）
本発明は主制御プロセッサと副制御プロセッサとで構成
される分散制御システムの当該主制御ゾロセッサと副制
御プロセッサとの間の通信制御方式に関するものである
。
される分散制御システムの当該主制御ゾロセッサと副制
御プロセッサとの間の通信制御方式に関するものである
。
（従来技術）
従来、複数のプロセッサを有するシステムに於けるプロ
セッサ間の通信は、複数のプロセッサに共通に通信用の
メモリを設け、授受する情報を送出側から一部当該共通
メモリに格納し、受信側は当該メモリにアクセスして上
記情報を受け取るよう圧制御される。
セッサ間の通信は、複数のプロセッサに共通に通信用の
メモリを設け、授受する情報を送出側から一部当該共通
メモリに格納し、受信側は当該メモリにアクセスして上
記情報を受け取るよう圧制御される。
この従来の方式によると、主制御プロセッサと共通メモ
リ間及び副制御プロセッサと共通メモリ間に各々パスゲ
ートを必要とし、更に当該２つのパスダートの開閉制御
の優先順位を決定するためのハード（オービタと謂われ
る。）ｆｔ必要とし、これらの制御、特に優先順位を決
定するための制御が極めて複雑となシ、ハード、ソフト
の両面から上記従来の方式は最適な方式とはいえない。
リ間及び副制御プロセッサと共通メモリ間に各々パスゲ
ートを必要とし、更に当該２つのパスダートの開閉制御
の優先順位を決定するためのハード（オービタと謂われ
る。）ｆｔ必要とし、これらの制御、特に優先順位を決
定するための制御が極めて複雑となシ、ハード、ソフト
の両面から上記従来の方式は最適な方式とはいえない。
（本発明の目的）
本発明は以上に述べた従来の欠点を解決すべくなされた
ものであり、ハード、ソフト両面にわたってより簡易な
プロセッサ間の通信方式を得ることを目的とする。
ものであり、ハード、ソフト両面にわたってより簡易な
プロセッサ間の通信方式を得ることを目的とする。
（本発明の概要）
以上の目的のため、本発明では、主制御プロセッサが副
制御プロセッサに通信要求を出して副制御プロセッサを
一時休止状態（以下、サスインド状態という。）とする
ことによシパス制御権を主制御ゾロセッサにのみ付与し
、副制御プロセッサがサスペンド状態にある間に当該副
制御プロセッサのメモリの通信用エリアに主制御プロセ
ッサが直接アクセスするようにした。
制御プロセッサに通信要求を出して副制御プロセッサを
一時休止状態（以下、サスインド状態という。）とする
ことによシパス制御権を主制御ゾロセッサにのみ付与し
、副制御プロセッサがサスペンド状態にある間に当該副
制御プロセッサのメモリの通信用エリアに主制御プロセ
ッサが直接アクセスするようにした。
（本発明の実施例）
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例のシーケンス図である。
の実施例のシーケンス図である。
第１図に於いて、ＭｐＵは主制御ゾロセ、す、５ＰＵ１
〜ＳＰＵ は副制御プロセッサで、その中のＭ１〜Ｍｎ
はメモリ（特に通信用エリアを示す。）、ＢＧ、〜ＢＧ
ｎはパスゲート、Ｇ１〜ＧｉＪオアダート、Ｂけパス、
ｌ＋〜へは通信要求情報線、ＡＩ＋ｍｔ〜ｍｎは通信許
可情報線である。
〜ＳＰＵ は副制御プロセッサで、その中のＭ１〜Ｍｎ
はメモリ（特に通信用エリアを示す。）、ＢＧ、〜ＢＧ
ｎはパスゲート、Ｇ１〜ＧｉＪオアダート、Ｂけパス、
ｌ＋〜へは通信要求情報線、ＡＩ＋ｍｔ〜ｍｎは通信許
可情報線である。
主制御プロセッサＭＰＵと副制御プロセッサＳＰＵ。
〜８ＰＵｏとけパス結合され、各副制御プロセッサ８Ｐ
Ｕ、〜ＳＰＵ とパスＢとの間にはパスグー）ＢＧｔ〜
ＢＧｎが介在している。そして主制御プロセッサＭＰＵ
から各副制御プロセッサ５ＰＵｌ−８ＰＵｎには各個毎
圧通信要求情報線Ｉ Ｉ−１が設けられておｐ１各副制
御プロセッサ８ＰＵｌ−８ＰＵｎから主制御ゾロセッサ
ＭＰＵには、オアグー）Ｇｌ−Ｇｎによりて共通化され
た通信許可情報線！が設けられている。
Ｕ、〜ＳＰＵ とパスＢとの間にはパスグー）ＢＧｔ〜
ＢＧｎが介在している。そして主制御プロセッサＭＰＵ
から各副制御プロセッサ５ＰＵｌ−８ＰＵｎには各個毎
圧通信要求情報線Ｉ Ｉ−１が設けられておｐ１各副制
御プロセッサ８ＰＵｌ−８ＰＵｎから主制御ゾロセッサ
ＭＰＵには、オアグー）Ｇｌ−Ｇｎによりて共通化され
た通信許可情報線！が設けられている。
尚、パスダートＢＧ、〜ＢＧｎの開閉制御線は共通化の
前段階の通信許可情報線ｍ１〜ｍｎに接続されている。
前段階の通信許可情報線ｍ１〜ｍｎに接続されている。
主制御プロセッサＭＰＵがその制御過程に於いて、副制
御プロセッサ５ＰＵＩ〜５ＰＵｎと情報の授受を行う階
梯にくると、まず最初の副制御プロセッサＳＰＵ、に対
して情報線！夏により通信要求情報を送付−ｔ−る。副
制御プロセッサＳＰＵ、は上記通信要求情報情報線ｌ！
を介して受けると、情報線ｍｌに通信許可情報を送出し
、かつ自己をサスペンド状態とする。情報線ｍ１の通信
許可情報は副制御プロセッサ５ＰＵ１対応のパスグー）
ＢＧ、全開き、またオアグー）Ｇｓを介して情報線ｌに
送出され、主制御プロセッサＭＰＵに送付される。これ
によシ主制御グロセッサＭＰＵはパスＢ及びパスグー）
ＢＧｌを介して副制御グロセ、す８ＰＵ、のメモリＭ
、に直接アクセスし、メモリＭ１の送信用エリアに格納
されている副制御プロセッサＳＰＵ 、からのデータを
受信し、受信用エリアに副制御ノ°ロセッサ５ＰＵｌへ
送付する、データを格納する。
御プロセッサ５ＰＵＩ〜５ＰＵｎと情報の授受を行う階
梯にくると、まず最初の副制御プロセッサＳＰＵ、に対
して情報線！夏により通信要求情報を送付−ｔ−る。副
制御プロセッサＳＰＵ、は上記通信要求情報情報線ｌ！
を介して受けると、情報線ｍｌに通信許可情報を送出し
、かつ自己をサスペンド状態とする。情報線ｍ１の通信
許可情報は副制御プロセッサ５ＰＵ１対応のパスグー）
ＢＧ、全開き、またオアグー）Ｇｓを介して情報線ｌに
送出され、主制御プロセッサＭＰＵに送付される。これ
によシ主制御グロセッサＭＰＵはパスＢ及びパスグー）
ＢＧｌを介して副制御グロセ、す８ＰＵ、のメモリＭ
、に直接アクセスし、メモリＭ１の送信用エリアに格納
されている副制御プロセッサＳＰＵ 、からのデータを
受信し、受信用エリアに副制御ノ°ロセッサ５ＰＵｌへ
送付する、データを格納する。
以上の動作が終ると、主制御プロセッサＭＰＵは情報線
ｌＩの通信要求情報を消滅させて通信要求を解除し、こ
れによって副制御プロセッサＳＰＵ。
ｌＩの通信要求情報を消滅させて通信要求を解除し、こ
れによって副制御プロセッサＳＰＵ。
は情報線ｍ！の通信許可情報を消滅させるとともに自己
のサスペンド状態を解除し、以降副制御プロセッサＳＰ
Ｕ 、はメモリＭ１にアクセスして独自の制御を行なう
。
のサスペンド状態を解除し、以降副制御プロセッサＳＰ
Ｕ 、はメモリＭ１にアクセスして独自の制御を行なう
。
上記情報線ｍ１の通信許可情報が消滅すると、パスゲー
トＢＧ！が閉じ、情報線１１の通信許可情報も消滅する
。これによｐ主制御ゾロセッサＭＰＵは情報線ＩＩ！に
通信要求情報を送出し、副制御グロセ、すＳＰＵ 、に
付いて前記と同様の通信制御がなされる。
トＢＧ！が閉じ、情報線１１の通信許可情報も消滅する
。これによｐ主制御ゾロセッサＭＰＵは情報線ＩＩ！に
通信要求情報を送出し、副制御グロセ、すＳＰＵ 、に
付いて前記と同様の通信制御がなされる。
以上のようにして全ての副制御プロセッサ５ＰＵｌ〜５
ＰＵｎＫついて通信制御が終了すると、主制御プロセッ
サＭＰＵは全ての副制御プロセッサ８ＰＵ、〜５ＰＵｎ
から送付されたデータに基いて所定の制御を行なう。以
上の動作は第２図のシーケンス図に簡潔に表現されてい
る。尚、主制御プロセッサＭＰＵでは１つの副制御プロ
セッサＳＰＵとの通信毎に所定の制御を行なうことも、
制御の種類によってはあシ得る。
ＰＵｎＫついて通信制御が終了すると、主制御プロセッ
サＭＰＵは全ての副制御プロセッサ８ＰＵ、〜５ＰＵｎ
から送付されたデータに基いて所定の制御を行なう。以
上の動作は第２図のシーケンス図に簡潔に表現されてい
る。尚、主制御プロセッサＭＰＵでは１つの副制御プロ
セッサＳＰＵとの通信毎に所定の制御を行なうことも、
制御の種類によってはあシ得る。
（本発明の効果）
以上、詳細に説明したように本発明では通信が必要とな
ったときに主制御プロセッサから副制御プロセッサに通
信要求を出して副制御プロセッサをサスペンド状態とし
、副制御プロセッサのメモリの通信用エリアに主制御プ
ロセッサから直接アクセスするようにしたから、通信用
の共通メモリが不必要であｐ１従うてこの共通メモリへ
の双方のプロセッサからのアクセス手段、すなわち２つ
のパスゲート及び当該バスｙ−トの開閉優先順位設定手
段に代えて、副制御プロセッサとパスとの間に１つのパ
スｆ−）を設ければよく、従って、その制御方法も簡単
である等、本発明はハード。
ったときに主制御プロセッサから副制御プロセッサに通
信要求を出して副制御プロセッサをサスペンド状態とし
、副制御プロセッサのメモリの通信用エリアに主制御プ
ロセッサから直接アクセスするようにしたから、通信用
の共通メモリが不必要であｐ１従うてこの共通メモリへ
の双方のプロセッサからのアクセス手段、すなわち２つ
のパスゲート及び当該バスｙ−トの開閉優先順位設定手
段に代えて、副制御プロセッサとパスとの間に１つのパ
スｆ−）を設ければよく、従って、その制御方法も簡単
である等、本発明はハード。
ソフト両面にわたって極めて優れた効果を奏するもので
ある。
ある。
第１図は本発明の実施例のブロック図、第２図は当該実
施例のシーケンス図である。 （主な記号） ＭＰＵ・・・主制御プロセッサ ＳＰＵ ｌ−ＳＰＵ ・・・副制御プロセッサＭ１〜Ｍ
ｎ・・・メモリの通信用エリアＢＧ、 −ＢＧ ・・・
パスダート Ｂ…パス 手続補正書 １１ｆ（和Δθｆ［２月／／ＩＪ 昭和ぐ７年１、′ｒ 許願第１／党／？号“１′−イ１
との関係 出 願 人 ４代理人 住 所 東京都千代１１］区丸の内２丁目６番２す丸の
内ノいト洲ビル３３０氏名 （３６６７）谷山坪Ｍ￥「
１ −・ □ 。 ノ′− ８補正の内容 別紙のとおり 〈二μと補 正 書 本願明細省中下記事項を補正いたします。 記 ■、第４１下から６〜５行目に ［］Ｉｔ＋信要求情報情報巌１ｈＪとあるを１−通信要
求情報線４Ｊと訂正する。 ｆＶ−−＋ 代理人 谷 山 輝 雄ｊ １；−〇
施例のシーケンス図である。 （主な記号） ＭＰＵ・・・主制御プロセッサ ＳＰＵ ｌ−ＳＰＵ ・・・副制御プロセッサＭ１〜Ｍ
ｎ・・・メモリの通信用エリアＢＧ、 −ＢＧ ・・・
パスダート Ｂ…パス 手続補正書 １１ｆ（和Δθｆ［２月／／ＩＪ 昭和ぐ７年１、′ｒ 許願第１／党／？号“１′−イ１
との関係 出 願 人 ４代理人 住 所 東京都千代１１］区丸の内２丁目６番２す丸の
内ノいト洲ビル３３０氏名 （３６６７）谷山坪Ｍ￥「
１ −・ □ 。 ノ′− ８補正の内容 別紙のとおり 〈二μと補 正 書 本願明細省中下記事項を補正いたします。 記 ■、第４１下から６〜５行目に ［］Ｉｔ＋信要求情報情報巌１ｈＪとあるを１−通信要
求情報線４Ｊと訂正する。 ｆＶ−−＋ 代理人 谷 山 輝 雄ｊ １；−〇
Claims (1)
- 主制御ゾロセ、すと副制御プロセッサとで構成される分
散制御システムに於いて、主制御プロセッサは副制御プ
ロセ、すとパスゲートを介してパス結合され、主制御グ
ロセ、すが副制御プロセッサと通信を行うときは副制御
プロセッサを一時休止状態とした後に上記パスゲートを
開いて主制御プロセッサが副制御グロセ、すのメモリの
通信用エリアに直接アクセスするよう圧したノロセッサ
間の通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11581884A JPS60258669A (ja) | 1984-06-06 | 1984-06-06 | プロセツサ間の通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11581884A JPS60258669A (ja) | 1984-06-06 | 1984-06-06 | プロセツサ間の通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60258669A true JPS60258669A (ja) | 1985-12-20 |
Family
ID=14671860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11581884A Pending JPS60258669A (ja) | 1984-06-06 | 1984-06-06 | プロセツサ間の通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60258669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183762A (ja) * | 1988-01-18 | 1989-07-21 | Daikin Ind Ltd | データ入力方法および装置 |
| FR2863072A1 (fr) * | 2003-11-27 | 2005-06-03 | Hitachi Ltd | Dispositif et procede pour executer un traitement d'informations en utilisant une pluralite de processeurs |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864528A (ja) * | 1981-10-14 | 1983-04-16 | Fuji Electric Co Ltd | 複数マイクロプロセツサのデ−タ転送方式 |
-
1984
- 1984-06-06 JP JP11581884A patent/JPS60258669A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5864528A (ja) * | 1981-10-14 | 1983-04-16 | Fuji Electric Co Ltd | 複数マイクロプロセツサのデ−タ転送方式 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183762A (ja) * | 1988-01-18 | 1989-07-21 | Daikin Ind Ltd | データ入力方法および装置 |
| FR2863072A1 (fr) * | 2003-11-27 | 2005-06-03 | Hitachi Ltd | Dispositif et procede pour executer un traitement d'informations en utilisant une pluralite de processeurs |
| US7111119B2 (en) | 2003-11-27 | 2006-09-19 | Hitachi, Ltd. | Device and method for performing information processing using plurality of processors |
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