JPH09146877A - メモリ間データ転送制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリのアドレスがミスアラインしている場
合でもメモリ間の転送効率を向上させる。 【解決手段】 ソース側メモリの一回のアクセス単位の
データを格納するためのリードバッファ４１，４２を２
面設ける。転送制御部４４は、ソース側メモリのアドレ
スがミスアラインしている場合、ミスアラインしている
部分を一方のリードバッファ４１に、次のアラインして
いる部分を他方のリードバッファ４２に格納する。ま
た、転送制御部４４は、デスティネーション側メモリの
アドレスのアラインに一致するよう、リードバッファ４
１，４２のデータを組み替え、そのデータをライトバッ
ファ４３に格納して、デスティネーション側メモリへの
ライトを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムにおけるメモリ間のデータ転送制御を行うメモリ間
データ転送制御装置に関する。

【０００２】

【従来の技術】従来のコンピュータシステムにおけるメ
モリ間データ転送においては、次のように構成されてい
た。例えば、３２ビットデータバスを有するコンピュー
タシステムでは、４バイト単位で転送が実施され、転送
元となるメモリ（以下、ソース側メモリという）のデー
タを４バイト分格納するレジスタ（以下、単にレジスタ
という）を用いてソース側メモリからデータをリード
し、４バイト分のデータをレジスタに格納した後に、転
送先となるメモリ（以下、デスティネーション側メモリ
という）に対してデータをライトすることにより実施し
ていた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来のメモリ転送では、４バイトが転送単位であるため、
データをソース側メモリからリード、または、デスティ
ネーション側メモリにライトする際に、メモリアドレス
が４バイトでアラインしていれば、リードおよびライト
サイクル共に、１回で実行されるが、ミスアラインの場
合は、２回必要となり、転送時間がかかるといった問題
点があった。

【０００４】このような点から、ミスアラインしている
場合でもメモリ間の転送効率を向上させることのできる
メモリ間データ転送制御装置の実現が望まれていた。

【０００５】

【課題を解決するための手段】本発明は、前述の課題を
解決するため次の構成を採用する。 〈請求項１の構成〉本発明のメモリ間データ転送制御装
置は、ソース側メモリとデスティネーション側メモリ間
のダイレクト・メモリ・アクセス制御を行うメモリ間デ
ータ転送制御装置において、ソース側メモリに対する一
回のリードアクセス単位のデータをそれぞれ格納するた
めの二つのリードバッファと、デスティネーション側メ
モリへの一回のライトアクセス単位のデータを格納する
ためのライトバッファと、二つのリードバッファに対し
て、ソース側メモリからリードアドレスのアラインに一
致した単位でそれぞれ異なるデータを格納すると共に、
デスティネーション側メモリへのライトアドレスのアラ
インに一致するように、二つのリードバッファのデータ
に対して組み替えを行って、ライトバッファに格納する
転送制御部とを備えたことを特徴とするものである。

【０００６】〈請求項１の説明〉ソース側メモリのリー
ドアドレスがミスアラインしている場合、転送制御部
は、先ず、ミスアラインしている部分を、二つのリード
バッファのうちの、一方のリードバッファに格納し、次
のアラインしているデータを他方のリードバッファに格
納する。そして、転送制御部は、デスティネーション側
メモリのライトアドレスのアラインに一致するよう、二
つのリードバッファのデータに対して組み替えを行い、
そのデータをライトバッファに格納する。そして、この
ライトバッファに格納したデータを一回のアクセス単位
でデスティネーション側メモリにライトする。

【０００７】その結果、転送データが、一回のアクセス
単位×ｎ（ｎ＝1、2、…）であった場合、リード／ライト
それぞれのメモリへのアクセス回数は、ｎ＋１回で済む
ことになる。また、一回のアクセス単位のデータ量は、
例えば４バイトといった値であるが、これ以上の値でも
同様の効果を得ることができる。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。 〈構成〉図１は本発明のメモリ間データ転送制御装置の
具体例を示す構成図である。図示のシステムは、独立し
た二つのバス間のデータ転送を実施するＤＭＡＣ（ダイ
レクト・メモリ・アクセス・コントローラ）をバス間に
配し、ＣＰＵ（中央処理装置）がアドレス、データ、コ
ントロールの各バスを介して各装置の制御およびデータ
処理を行うコンピュータシステムのメモリ間データ転送
に関する構成を示している。

【０００９】図のシステムは、メモリ１，２、ＣＰＵ
（中央処理装置）４、メモリ間データ転送制御装置４か
らなる。メモリ１とＣＰＵ３は、アドレスバス１０１、
データバス１０２、コントロールバス１０３に接続さ
れ、メモリ２は、アドレスバス２０１、データバス２０
２、コントロールバス２０３に接続されている。また、
メモリ間データ転送制御装置４は、これらアドレスバス
１０１，２０１、データバス１０２，２０２、コントロ
ールバス１０３，２０３に接続されている。

【００１０】メモリ間データ転送制御装置４は、ＣＰＵ
３に代わり、メモリ間データ転送を行うダイレクト・メ
モリ・アクセス・コントローラ（ＤＭＡＣ）であり、リ
ードバッファ４１，４２、ライトバッファ４３、転送制
御部４４を備えている。リードバッファ４１，４２は、
それぞれソース側メモリの一回のアクセス単位分のデー
タを格納するためのバッファであり、本具体例では、４
バイト単位となっている。ライトバッファ４３は、デス
ティネーション側メモリの一回のアクセス単位（４バイ
ト）分のデータを格納するためのバッファである。ま
た、転送制御部４４は、ソース側メモリより４バイト分
のデータを取り出して各リードバッファ４１，４２に格
納し、また、デスティネーション側メモリのアドレスに
基づき、各リードバッファ４１，４２のデータをバイト
単位で組み替え、デスティネーション側メモリのライト
アドレスのアラインに一致するよう４バイト分のデータ
をライトバッファ４３に格納し、デスティネーション側
メモリに転送する機能を有している。

【００１１】〈動作〉次に、上記構成のメモリ間データ
転送制御装置の動作について説明する。例えば、メモリ
１（ソース側メモリ）からメモリ２（デスティネーショ
ン側メモリ）へのデータ転送を行う場合、その転送デー
タは、データバス１０２を介して破線１１で示すルート
で、リードバッファ４１，４２に格納される。そして、
これらのデータに対して転送制御部４４がデータ組み替
えを行い、実線１２で示すルートでライトバッファ４３
に格納し、更に、破線１３で示すルートでデータバス２
０２を介してメモり２にライトする。一方、メモリ２
（ソース側メモリ）からメモリ１（デスティネーション
側メモリ）へのデータ転送を行う場合は、一点鎖線１４
で示すルートでリードバッファ４１，４２に格納し、デ
ータ組み替えを行って実線１２で示すルートでライトバ
ッファ４３に格納し、一点鎖線１５で示すルートでメモ
リ１にライトされる。

【００１２】図２、３は、本具体例の動作を従来と比較
して示す説明図である。尚、図中、網掛けブロック部分
がメモリ上のデータ転送実施部を示しており、１ブロッ
クが１バイトとなっている。また、転送データは４×ｎ
バイト（ｎ＝１、２、３、…）である。

【００１３】タイプａは、転送データのメモリ上のアド
レスの配置がアラインしている場合であり、この場合
は、本具体例と従来とは同様の動作となる。即ち、一回
のアクセスで、ＡＢＣＤ、ＥＦＧＨ、…、ＷＸＹＺとい
ったように４バイト分のアクセスが行われる。

【００１４】一方、タイプｂ〜タイプｄに示すように、
転送データのメモリ上のアラインが４バイト単位でない
場合（ミスアライン）、転送制御部４４は、先ず、ミス
アラインしている最初のデータをリードバッファ４１に
格納する。次に、アラインしている４バイトのデータを
リードバッファ４２に格納する。例えば、タイプｂの場
合、先ず、ＡＢＣ部をリードし、リードバッファ４１に
格納する。次に、ＤＥＦＧ部をリードし、これをリード
バッファ４２に格納する。従って、４×ｎバイトの転送
データがあった場合、本具体例ではｎ＋１回のリードで
済むことになる。

【００１５】これに対し、従来の方法では、タイプｂの
場合、先ず、ＡＢＣ部をリードし、次に、４バイトにす
るため、Ｄ部のみリードする。そして、このような動作
を繰り返すため、アクセスは、２×ｎ回となる。

【００１６】また、例えば、ソース側アドレスがタイプ
ｃ、デスティネーション側アドレスがタイプｂといった
異なるタイプのアラインであった場合、転送制御部４４
は、リードバッファ４１，４２のデータの組み替えを行
ってライトバッファ４３に格納する。即ち、ソース側ア
ドレスがタイプｃであるため、リードバッファ４１にＡ
Ｂ部を格納、リードバッファ４２にＣＤＥＦ部を格納
し、これらのデータから、デスティネーション側アドレ
スのアラインするよう、先ず、ＡＢＣ部をライトバッフ
ァ４３に格納し、これをメモり２にライトする。次に、
リードバッファ４１にＧＨＩＪ部を格納し、リードバッ
ファ４１，４２のデータより、ライトバッファ４３にＤ
ＥＦＧ部を格納し、デスティネーション側メモリにライ
トする。このように、ソース側メモリとデスティネーシ
ョン側メモリのアドレスのアラインが異なっていても、
各メモリ１，２へのアクセスはそれぞれｎ＋１回で済む
ことになる。

【００１７】〈効果〉以上のように、本具体例では、転
送データのメモリ上のアラインが４バイト単位でない場
合でも、リードバッファ４１，４２を２面設定したこと
により、４バイトずつ別々のデータをリードし格納する
ことを可能とし、かつ、ミスアラインする部分のみデー
タ転送を行い、バイト単位でリードバッファ４１，４２
のデータの入れ替えを行ってライトバッファ４３に、デ
スティネーション側メモリのライトデータを４バイト単
位でアラインするよう格納することを可能としたので、
転送データが４×ｎバイト（ｎ＝１、２、３、…）のと
き、メモリに対してリードおよびライトするアクセス回
数が｛２ｎ−（ｎ＋１）｝×２＝２（ｎ−１）回削減す
ることができ、データ転送効率の向上が期待できる。

【００１８】例えば、転送データ３２バイトで、ソース
側メモリのデータ配置がタイプｂ、デスティネーション
側メモリのデータ配置がタイプｃの場合におけるデータ
転送を実施すると、先ず、ソース側メモリの転送データ
リードアクセス回数は、従来の方法では６４回必要であ
ったが、本具体例では、３３回で実施することができ
る。その結果、本具体例では、データ転送に要するリー
ドおよびライトアクセス回数は６６回で実施することが
でき、従来技術の場合の１２８回に比べ、よりデータ転
送の向上を図ることができる。

【００１９】尚、上記具体例では、４バイト単位のデー
タ転送の場合を説明したが、これに限定されるものでは
なく、例えば６４ビットバスの場合の１６バイト単位の
データ転送等であっても、同様の効果を奏することがで
きる。

【００２０】

【発明の効果】以上説明したように、本発明のメモリ間
データ転送制御装置によれば、リードまたはライトのア
ドレスがミスアラインしている場合でも、メモリ間デー
タ転送の効率向上を図ることができる。

【図面の簡単な説明】

【図１】本発明のメモリ間データ転送制御装置の構成図
である。

【図２】本発明のメモリ間データ転送制御装置の動作を
従来と比較して示す説明図（その１）である。

【図３】本発明のメモリ間データ転送制御装置の動作を
従来と比較して示す説明図（その２）である。

【符号の説明】

１，２ メモリ ４ メモリ間データ転送制御装置 ４１，４２ リードバッファ ４３ ライトバッファ ４４ 転送制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ソース側メモリとデスティネーション側
   メモリ間のダイレクト・メモリ・アクセス制御を行うメ
   モリ間データ転送制御装置において、 前記ソース側メモリに対する一回のリードアクセス単位
   のデータをそれぞれ格納するための二つのリードバッフ
   ァと、 前記デスティネーション側メモリへの一回のライトアク
   セス単位のデータを格納するためのライトバッファと、 前記二つのリードバッファに対して、前記ソース側メモ
   リからリードアドレスのアラインに一致した単位でそれ
   ぞれ異なるデータを格納すると共に、前記デスティネー
   ション側メモリへのライトアドレスのアラインに一致す
   るように、前記二つのリードバッファのデータに対して
   組み替えを行って、前記ライトバッファに格納する転送
   制御部とを備えたことを特徴とするメモリ間データ転送
   制御装置。