JPS60260086A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＣＢ、’Ｔ（陰極線管）ディスプレイの表示
用メモリのような、画像等の二次元データを保持する場
合に利用できるメモリ回路に関するものである。

従来例の構成とその問題点 第１図に、従来の画像表示用メモリの画素構成例を示す
。これは１０２４ｘ１０２４ビツトの画素を持つもので
、１はアドレスが０番地の１６ビツトの内容、２はアド
レスが６３番地の１６ビツトの内容、３はアドレスが６
４番地の１６ビツトの内容。

４はアドレスが６５４７２番地の１６ビツトの内容。

６はアドレスが６５５３５番地の１６ビツトの内容であ
る。すなわち、アドレスは一次元的な順番でふられ、ま
た１つのアドレスに対しては、特定の１×１６ビツトが
出力されるのみであった。従って、アドレスの境界にま
たがった内容にアクセスしたい場合、複数回のアクセス
が必要となる欠点がある。

な小矩形領域のものを表示する場合、横方向の冗長度が
大きく、−文字を表示するためのアクセス回数が多くな
ってしまうという欠点がある。

発明の目的 本発明は、このような従来の欠点を除去するものであり
、メモリ回路に対する入出力のために、特殊な信号線を
設けることなく、１回のアクセスのみで、メモリ中の任
意の位置の矩形領域の内容の読み出し、又は書き込みが
可能な優れたメモリ回路を提供するものである。

発明の構成 本発明のメモリ回路は、１つのアドレスに対しｍｘ　ｎ
ビット（ｍ＝２に、ｎ＝２′！、に、ｌ＝１．２＋−−
）を対応させ、メモリ全体を縦・横２Ｍ×２Ｎビット（
Ｍ、Ｎ＝１．２　、・・・・）の２次元に配列し、その
内容を読み出すために与えるアドレスを（Ｍ　＋　Ｎ’
　）ビットとして、メモリ内容の各ビットに対する縦座
標Ｍビット及び横座標Ｎビットとみなし、このアドレス
をもとに、メモリ素子へ与えるアドレスへの変換を行な
うと同時に、データ線を切り換えることにより、１回の
アクセスでメモリ中の任意の位置の縦・横ｍ　Ｘ　ｎビ
ットの矩形領域（以下ビットブロック（ｂｉｔ　ｂｌｏ
ｃｋ　）と呼ぶ）の内容の読み出し、まだは書き込みを
可能とするものである。

実施例の説明 以下、本発明の一実施例を図面を参照して説明する。第
２図は画像表示用メモリにおける画素構成で、前述のｍ
、ｎ、Ｍ、Ｎをｍ＝１　、ｎ＝３゜Ｍ＝Ｎ＝１０とした
ものである。すなわち、１ｏ２４Ｘ１０２４ビツトの画
素平面に対し、２Ｘ８＝１６ビツトのビットブロック単
位で読み出し、または書き込みを行なうものである。こ
の画素構成を実現するために、第３図のブロック図に示
すような１６個の６６５３６ワード×１ビツトのスタテ
ィックランダムアクセスメモリ７（以下６４にφＳＲＡ
Ｍと呼ぶ）を用いたメモリ回路を構成する。第２図にお
ける、それぞれの画素の０付の数字は、第３図の１６個
あるメモリユニット１０のユニット番号を示している。

１つのビットブロック中に含まれる１６画素は、それぞ
れ別のメモリユニット１゜の内容に対応するようになっ
ている。また、第２図の太線で囲まれた１６画素は、Ｓ
ＲＡＭ７に与えるアドレス１１が同一の画素である。斜
線をほどこしであるビットブロック６は、ＳＲＡＭアド
レス１１の境界にまたがってアクセスする場合の例を示
している。この場合、ＳＲＡＭ７ドレス１１はメモリユ
ニットによって、４種類のものが必要となる。

本メモリ回路に与えるアドレス１２のビット構成は、第
４図に示すようなものであり、その上位１ｏビツト（Ａ
ＤＲｌｏ−ＡＤＲ１９）を縦座標、下位１０ビツト（Ａ
ＤＲ○〜ＡＤＲ９）を横座標とする。

この座標はアクセスするビットブロックの左上端の画素
の座標を表わす。座標系の原点は画素平面の左上端であ
り、縦座標は下方向、横座標は右方向へ増加する。この
アドレス表現により、縦座標の最下位ピノ）（ＡＤＨＩ
Ｏ）及び横座標の下位３ビ、　ト（ＡＤＲｏ−ＡＤＲ２
）にて、アクセスをしようとするビットブロック６がＳ
ＲＡＭアドレス１１がすべて同一のビットブロック（第
２図の太線で囲まれたビットブロック）とどのくらいず
れているかを表わすことができる。

第５図は、このアドレス１２をＳＲＡＭアドレス１１へ
変換するアドレス変換器８の構成を示すブロック図であ
る。コンパレータ１９は、それぞれ３ビツトの２進数で
あるへ入力とＢ入力の大小関係を比較し、Ａ〉Ｂで出力
が○、Ａ（Ｂで出力が１となるものである。また、加算
器２０は、それぞれ１６ビノトの２進数であるへ入力と
Ｂ入力を加算しその結果を出力Σとするものである。ユ
ニット番号■のメモリユニットにおいて、コン・くレー
タ１９は、ユニット番号Ｉを４ビツトの２進数で表わし
だＵＮｏ−ＵＮ３の下位３ビツト（ＵＮＯ〜ＵＮ２）で
ある比較信号２１をへ入力とし、横座標の下位３ビツト
（ＡＤＲｏ−ＡＤＲ２）２２をＢ入力とする。すなわち
、横座標の下位３ビツト（ＡＤＲＯ−ＡＤＲ２）２．２
が、比較信号２″１より大きい場合、加算器２０のへ入
力の最下位ビット（八〇）２３へ１が入力される事にな
る。また、ＵＮＯ−ＵＮ３の最下位ビットＵＮ○である
比較信号２４と、縦座標の最下位ビット（ＡＤＲｌｏ）
２５のＡＮＤ２６をとったものを、加算器２ｏの六入力
の、下から８ビツトめ（Ａ７）２７の入力とする。

なお、加算器２０の六入力は、Ａｏ：２３．Ａ７：２７
以外は○とする。加算器のＢ入力２８は、横座標の下位
３ビツト（ＡＤＲｏ〜ＡＤＲ２）２２及び、縦座標の最
下位ビニ／ト（ＡＤＲ１０）、２　ｒｓを除いた、アド
レス１２の残りの１６ビツト（ＡＤＲ３〜ＡＤＲ９及び
ＡＤＲｌ　１〜ＡＤＲ１９）である。この加算器２０の
出力Σが、ユニット番号■のメモリユニットのＳＲＡＭ
７へ与えるアドレス１１となる。

各メモリユニットへは、別々のデータ線が接続されてい
る。すなわち、ユニット番号０のメモリユニットへは、
書き込みデータ線ＤＩＮＯ：１５及び、読み出しデータ
線ＤＯＵＴＯ：１６が、まだユニット番号１６のメモリ
ユニットへは、書き込みデータ線ＤＩＮ１５：１ア及び
、読み出しデータ線ＤＯＵＴ１５　：　１８が接続され
ている。そこで、読み出しや、書き込みを行なったデー
タが、画素平面上の正しい位置に対応するように、デー
タ線切換器９により、メモリ回路への入出力データ線１
３に対するメモリユニットからのデータ線１６゜１６、
・・・・・・、１７．１８を切り換える。

第６図に、データ線切換器９のブロック図を示す。デコ
ーダ２９は４ビツトの２進数を、１６出力にデコードす
る機能を持つもので、入力である４ビツトの２進数は縦
座標の最下位とッ）（ＡＤＲｌｏ）２５及び、横座標の
下位３ビツト（ＡＤＲＯ〜ＡＤＲ２）２２を組み合わせ
たものである。デコーダ２９０１６本の出力３１により
、１６通りあるアクセス位置に対しそれぞれ、メモリユ
ニット１０からのデータが、画素平面上の正しい位置に
対応するように、１６個のメモリユニット１０からのデ
ータ線１５．１６・・・・・・１７．１８と、メモリ回
路への入出力データ線１３とを接続しである１６組の３
ステートパストランシーバ３Ｑを切り換える。また、ラ
イトイネーブル信号１４は、ＳＲＡＭに対し、読み出し
か、書き込みかの制御を行なうと同時に、データ線の伝
達方向の制御を行なう。

以上のように本発明においては、２０ビツトのアドレス
線、１６ビノトのデータ線、及びライトイネーブル信号
のみで、１０２４ｘ１０２４の画素平面中の、任意の位
置の２×８のビットブロックにアクセスする事が可能と
なり回路構成が極めて簡単になる。

発明の効果 以上のように本発明は、アドレスをメモリ内容の各ピン
トに対する縦座標及び横座標とみなすだけで、特別な制
御線を設ける事なく、１回のアクセスのみでメモリ中の
任意の位置のビンドブロックの読み出し、捷たけ書き込
みができるメモリ回路であり、非常に効率的な処理が可
能となる。

【図面の簡単な説明】

第１図は従来の表示用メモリの画素構成を示す図、第２
図は本発明の一実施例における表示用メモリの画素構成
を示す図、第３図は第２図の画素構成を実現するだめの
メモリ回路のブロック図、第４図はメモリ回路に与える
アドレスのビット構成を示す図、第６図は第３図のメモ
リ回路中のアドレス変換器の構成を示すブロック図、第
６図はドレス変換器、９・・・・・データ線切換器、１
２・・・・・・メモリ回路へ与えるアドレス、１３・・
・・・・メモリ回路への入出力データ線、１９・・・・
・・コンノくレータ、２ｏ・・・・・・１６ビツト加算
器、２９・・・・・・４ビツト２進数１６出力デコーダ
、３０・・・３ステートパストランシーバ。 石 苫 区　区 −へ 帳　城 食 ゐ 建 ミ 第３図 第・１図 −−」劇皇・・　８８８　２ 第５図 ］６図

Claims (1)

【特許請求の範囲】
1. ドレス信号を前記メモリに対応させるアドレス変換器と
   、前記アドレス変換を行なうと同時に、書込・読出デー
   タの表示位置を調節するためにデータ線を切り換えるデ
   ータ線切換器を具備し、１回のアクセスのみで前記メモ
   リ中の任意の位置の、ある定まった大きさの矩形領域の
   内容の読み出し、まだは書き込みができる事を特徴とす
   るメモリ回路。