JPS60262282A - イメ−ジメモリ制御方式 - Google Patents
イメ−ジメモリ制御方式Info
- Publication number
- JPS60262282A JPS60262282A JP11759784A JP11759784A JPS60262282A JP S60262282 A JPS60262282 A JP S60262282A JP 11759784 A JP11759784 A JP 11759784A JP 11759784 A JP11759784 A JP 11759784A JP S60262282 A JPS60262282 A JP S60262282A
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- JP
- Japan
- Prior art keywords
- bits
- terminal
- data
- image memory
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は画像処理装置等に用いられるイメージメモリに
係り、特に該イメージメモリに書込まれたデータの面塗
りや斜線を引くような場合に、高速に面塗りや斜線等の
パターンデータを書込むことが出来る。イメージメモリ
制御方式に関する。
係り、特に該イメージメモリに書込まれたデータの面塗
りや斜線を引くような場合に、高速に面塗りや斜線等の
パターンデータを書込むことが出来る。イメージメモリ
制御方式に関する。
画像処理装置等は計算機システムにおいて処理されたデ
ータが転送されて来る時、このデータをイメージメモリ
に一旦格納している。通常画像処理装置に用いられるイ
メージメモリはｎＸｎビットの面メモリをｍ個持つこと
で構成され、Ｘ方向アドレスとＹ方向アドレスを用いて
書込み／読出しが行われる。
ータが転送されて来る時、このデータをイメージメモリ
に一旦格納している。通常画像処理装置に用いられるイ
メージメモリはｎＸｎビットの面メモリをｍ個持つこと
で構成され、Ｘ方向アドレスとＹ方向アドレスを用いて
書込み／読出しが行われる。
この場合、前記アドレスでデータを１ビツト毎に書込み
／続出しすることも可能であるが、処理速度を速めるた
め、Ｘ方向はバイト単位又はワード単位で書込み／読出
しを行い、Ｘ方・向のアドレスが最大値までくると、Ｙ
方向のアドレスを１ピントずつインクリメントして書込
み／読出しするようにして使用されることが多い。そし
てイメージメモリに格納されたデータ、例えば円グラフ
や棒グラフ等を表示又は印刷するような場合、このグラ
フの内部を面塗りしたり、斜線を引いたりすることがあ
る。これはイメージメモリに格納されているグラフに、
面塗り又は斜線のパターンデータを書込むことにより実
現される。
／続出しすることも可能であるが、処理速度を速めるた
め、Ｘ方向はバイト単位又はワード単位で書込み／読出
しを行い、Ｘ方・向のアドレスが最大値までくると、Ｙ
方向のアドレスを１ピントずつインクリメントして書込
み／読出しするようにして使用されることが多い。そし
てイメージメモリに格納されたデータ、例えば円グラフ
や棒グラフ等を表示又は印刷するような場合、このグラ
フの内部を面塗りしたり、斜線を引いたりすることがあ
る。これはイメージメモリに格納されているグラフに、
面塗り又は斜線のパターンデータを書込むことにより実
現される。
従来、イメージメモリに面塗り及び斜線等のデータを書
込む場合、面塗りの時はＹ方向アドレスを１ビツトずつ
インクリメントして、Ｘ方向に１ラインずつ書込みを行
っていた。又斜線を引く時はＸ方向アドレスとＹ方向ア
ドレスとを用い１ドツトずつ書込みを行っていた。
込む場合、面塗りの時はＹ方向アドレスを１ビツトずつ
インクリメントして、Ｘ方向に１ラインずつ書込みを行
っていた。又斜線を引く時はＸ方向アドレスとＹ方向ア
ドレスとを用い１ドツトずつ書込みを行っていた。
上記の如く、従来の面塗り又は斜線のパターンをイメー
ジメモリに書込む方法では、処理速度が遅く、特に斜線
を引く場合は１ドツトずつ処理するため、画像処理装置
等の処理能力を大幅に低下させていた。
ジメモリに書込む方法では、処理速度が遅く、特に斜線
を引く場合は１ドツトずつ処理するため、画像処理装置
等の処理能力を大幅に低下させていた。
本発明は従来のこれ等の問題点を解決せんとするもので
ある。
ある。
〔問題点を解決するための手段〕
１１． 上記問題点は、ｎ’ｘ ｎビットの面メモリを
ｍ個備えたイメージメモリにおいて、該イメージメモリ
上にｎＸｎビット単位のブロックを指定して該ブロック
単位でデータを書込む手段と、前記イメージメモリのＸ
方向にｎｘｎビットを書込み／続出しする手段と、ｎｘ
ｎビット単位で各種パターンデータを発生する手段とを
設け、上位装置よりブロックで書込みを指示された場合
、該上位装置から与えられるパターン選択信号により発
生されたパターンデータを、前記ｎＸｎビット単位で前
記イメージメモリに書込むようにしたイメージメモリ制
御方式により解決される。
ｍ個備えたイメージメモリにおいて、該イメージメモリ
上にｎＸｎビット単位のブロックを指定して該ブロック
単位でデータを書込む手段と、前記イメージメモリのＸ
方向にｎｘｎビットを書込み／続出しする手段と、ｎｘ
ｎビット単位で各種パターンデータを発生する手段とを
設け、上位装置よりブロックで書込みを指示された場合
、該上位装置から与えられるパターン選択信号により発
生されたパターンデータを、前記ｎＸｎビット単位で前
記イメージメモリに書込むようにしたイメージメモリ制
御方式により解決される。
即ちｎｘｎビットの面メモリにブロック単位で面塗りパ
ターン又は斜線パターン等を書込むことにより、１ライ
ン毎又は１ビツトずつ書込むことを行わず、ブロックで
まとめて書込むようにして、イメージメモリのアクセス
回数を減少させ、処理時間の短縮を可能としたものであ
る。
ターン又は斜線パターン等を書込むことにより、１ライ
ン毎又は１ビツトずつ書込むことを行わず、ブロックで
まとめて書込むようにして、イメージメモリのアクセス
回数を減少させ、処理時間の短縮を可能としたものであ
る。
第１図は本発明の一実施例を示す回路のブロック図であ
る。
る。
１はパターンデータ変換回路で例えばＲＯＭを主体とし
て構成される。２はイメージメモリで例えばＲＡＭを主
体として構成される。本実施例ではイメージメモリ２に
対しＸ方向に１６ビツト毎に書込み／読出しが可能であ
ると共に、４×４ビツトのブロックで書込みを可能とす
る場合につき説明する。
て構成される。２はイメージメモリで例えばＲＡＭを主
体として構成される。本実施例ではイメージメモリ２に
対しＸ方向に１６ビツト毎に書込み／読出しが可能であ
ると共に、４×４ビツトのブロックで書込みを可能とす
る場合につき説明する。
上位装置より端子ＡにはＸアドレスの下位４ビツトが、
端子ＢにはＸアドレスの下位２ビツトが夫々与えられる
。端子Ｃにはバクーンデー・夕選択信号が、端子りには
読出し／書込み信号（Ｒ／Ｗ）が、端子Ｅにはブロック
信号が夫々与えられる。
端子ＢにはＸアドレスの下位２ビツトが夫々与えられる
。端子Ｃにはバクーンデー・夕選択信号が、端子りには
読出し／書込み信号（Ｒ／Ｗ）が、端子Ｅにはブロック
信号が夫々与えられる。
端子Ｆにはパターンデータを分解したデータＤＡＴＡが
与えられる。端子ＫにはＸ方向アドレスの下位４ビツト
を除く上位ビットとＸアドレスの下位２ピントを除く上
位ビットが与えられる。
与えられる。端子ＫにはＸ方向アドレスの下位４ビツト
を除く上位ビットとＸアドレスの下位２ピントを除く上
位ビットが与えられる。
第２図はイメージメモリ２にパターンデータの書込まれ
る状態を説明する図で、第３図はパターンデータの一例
を示す図である。
る状態を説明する図で、第３図はパターンデータの一例
を示す図である。
パターンデータ変換回路１は端子Ｅのブロック信号がオ
ンで、端子りの読出し／書込み信号が書込みを指示、し
た場合、端子Ａから入るＸアドレスの下位２ビツトと、
端子Ｂから入るＸアドレスの下位２ビツトとを舞視し、
制御線ＣＳに端子へから入るＸアドレスの上位２ビツト
により指定されるイメージメモリ２のチップ選択信号を
送出する。
ンで、端子りの読出し／書込み信号が書込みを指示、し
た場合、端子Ａから入るＸアドレスの下位２ビツトと、
端子Ｂから入るＸアドレスの下位２ビツトとを舞視し、
制御線ＣＳに端子へから入るＸアドレスの上位２ビツト
により指定されるイメージメモリ２のチップ選択信号を
送出する。
又端子Ｃから入るパターンデータ選択信号により指示さ
れるＲＯＭの内容を読出してデータ線ＷＤに書込みデー
タを送出する。
れるＲＯＭの内容を読出してデータ線ＷＤに書込みデー
タを送出する。
イメージメモリ２は端子Ｋから入るＸ、 Ｘアドレスと
、制御線Ｃ８が指示するチップ選択信号により、データ
線ＷＤのデータを書込むが、制御線Ｃ３のチップ選択信
号はＸ方向に４ビルト毎に、又Ｙ方向はアドレスが下位
２ビツトが無視されているため、Ｙ方向に４ビツト毎に
書込み位置が指示される。従って第２図３に示す如く４
×４ビツトのブロック単位でデータ線ＷＤのデータを書
込む。この場合第３図（ａ）に示す如＜ＲＯＭから読出
された１６ビツトのデータをＯ−［相］とすると、例え
ば４５度の角度で右に傾斜する斜線を引く場合はＯ２０
，［相］、■の各ビットが“１”で、その他は“０″の
データが読出され、第３図（ｂ）に示す如きパターンが
書込まれる。又Ｏ２■、■、■の各ビットが１”で、そ
の他が“０″のデータが読出されれば同図（Ｃ）に示す
如く傾斜角度の緩い斜線のパターンが書込まれる。
、制御線Ｃ８が指示するチップ選択信号により、データ
線ＷＤのデータを書込むが、制御線Ｃ３のチップ選択信
号はＸ方向に４ビルト毎に、又Ｙ方向はアドレスが下位
２ビツトが無視されているため、Ｙ方向に４ビツト毎に
書込み位置が指示される。従って第２図３に示す如く４
×４ビツトのブロック単位でデータ線ＷＤのデータを書
込む。この場合第３図（ａ）に示す如＜ＲＯＭから読出
された１６ビツトのデータをＯ−［相］とすると、例え
ば４５度の角度で右に傾斜する斜線を引く場合はＯ２０
，［相］、■の各ビットが“１”で、その他は“０″の
データが読出され、第３図（ｂ）に示す如きパターンが
書込まれる。又Ｏ２■、■、■の各ビットが１”で、そ
の他が“０″のデータが読出されれば同図（Ｃ）に示す
如く傾斜角度の緩い斜線のパターンが書込まれる。
第４図（ａｌは上記４×４ビツトのブロックで書込む場
合、第１図を展開した詳細ブロック図で、（ｂｌは各ビ
ットに対応して展開した詳細ブロック図である。
合、第１図を展開した詳細ブロック図で、（ｂｌは各ビ
ットに対応して展開した詳細ブロック図である。
同図（ａ）において、イメージメモリ２は４×４ビツト
のブロックで区切って表している。そしてパターンデー
タ変換回路１はＲＯＭ３〜６ＯＭ６の４個で構成され、
ＲＯＭ３〜６は夫々がイメージメモリ２のブロックをＸ
方向に４ブロツクおきに制御してデータを書込む。
のブロックで区切って表している。そしてパターンデー
タ変換回路１はＲＯＭ３〜６ＯＭ６の４個で構成され、
ＲＯＭ３〜６は夫々がイメージメモリ２のブロックをＸ
方向に４ブロツクおきに制御してデータを書込む。
同図中）においてイメージメモリ （以後ＲＡＭで表す
）２−０〜２−１５はパターンデータ変換面□ＩＩ′
路（以後ＲＯＭで表す）１−０〜１−１５の制御線Ｃ８
のチップ選択信号により同一メモリサイクルでアクセス
可能となるチップである。端子Ｃからはパターンデータ
選択信号がＲＯＭｌ−０〜１−１５に夫々入り、変換す
べきデータを指示する。
）２−０〜２−１５はパターンデータ変換面□ＩＩ′
路（以後ＲＯＭで表す）１−０〜１−１５の制御線Ｃ８
のチップ選択信号により同一メモリサイクルでアクセス
可能となるチップである。端子Ｃからはパターンデータ
選択信号がＲＯＭｌ−０〜１−１５に夫々入り、変換す
べきデータを指示する。
端子りからは書込みを指示する信号が入る。ＲＯＭ１−
０は第３図Ｏビットに相当するデータを読出してＲＡＭ
２−０に格納する。この時端子りからＸ及びＹアドレス
が入るが、このＸ及びＹアドレスは第２図３に示すブロ
ックの先頭アドレスである。
０は第３図Ｏビットに相当するデータを読出してＲＡＭ
２−０に格納する。この時端子りからＸ及びＹアドレス
が入るが、このＸ及びＹアドレスは第２図３に示すブロ
ックの先頭アドレスである。
ＲＯＭｌ−１は第３図■ビットに相当するデータを読出
してＲＡＭ２−１に格納する。ＲＯＭｌ−２は第３図■
ビットに相当するデータを読出してＲＡＭ２−２に格納
する。前記同様にしてＲＯＭ１−３は■のデータをＲＡ
Ｍ２−３に格納するというように動作して、ＲＯＭ１−
１５が＠のデータをＲＡＭ２−１５に格納することで１
６ビツトのデータが総てＲＡＭ２に格納される。このよ
うに動作することで４×４ビツトのブロックで、１６ビ
ツトのデータを同一メモリサイクルで書込むごとが出来
る。
してＲＡＭ２−１に格納する。ＲＯＭｌ−２は第３図■
ビットに相当するデータを読出してＲＡＭ２−２に格納
する。前記同様にしてＲＯＭ１−３は■のデータをＲＡ
Ｍ２−３に格納するというように動作して、ＲＯＭ１−
１５が＠のデータをＲＡＭ２−１５に格納することで１
６ビツトのデータが総てＲＡＭ２に格納される。このよ
うに動作することで４×４ビツトのブロックで、１６ビ
ツトのデータを同一メモリサイクルで書込むごとが出来
る。
従来同様にワード単位でパターンデータを書込む場合、
第１図において、パターンデータ変換回路１は端子Ｅの
ブロック信号がオフで、端子りの読出し／書込み信号が
書込みを指示した時、端子Ａから入るＸアドレスを無視
し、端子Ｆから入るパターンデータＤＡＴＡをデータ線
ＷＤを経由してイメージメモリ２に送る。また端子Ｂか
ら入るＹアドレスの下位ビットにより制御線Ｃ８を経て
イメージメモリ２にチップ選択信号を送る。イメージメ
モリ２は端子Ｋから入るＸ、Ｙアト・レスを用いＸ方向
は下位４ビツトを除く上位ビットの指示するアドレスで
１６ビツト毎に、Ｙ方向は制御線ＣＳから来るチップ選
択信号と端子Ｋから来る下位２ビツトを除く上位ビット
が指示するアドレスで１ビツト毎に該データを書込む。
第１図において、パターンデータ変換回路１は端子Ｅの
ブロック信号がオフで、端子りの読出し／書込み信号が
書込みを指示した時、端子Ａから入るＸアドレスを無視
し、端子Ｆから入るパターンデータＤＡＴＡをデータ線
ＷＤを経由してイメージメモリ２に送る。また端子Ｂか
ら入るＹアドレスの下位ビットにより制御線Ｃ８を経て
イメージメモリ２にチップ選択信号を送る。イメージメ
モリ２は端子Ｋから入るＸ、Ｙアト・レスを用いＸ方向
は下位４ビツトを除く上位ビットの指示するアドレスで
１６ビツト毎に、Ｙ方向は制御線ＣＳから来るチップ選
択信号と端子Ｋから来る下位２ビツトを除く上位ビット
が指示するアドレスで１ビツト毎に該データを書込む。
イメージメモリ２からデータを読出ず場合、パターンデ
ータ変換回路１は端子りから読出しを指示する信号が入
ると、端子Ｅから入るブロック信号に関係なく、端子Ｂ
から入るＹアドレスの下位ビットでイメージメモリ２を
選択する。従ってイメージメモリ２からはＸ方向に一列
のビットが順次読出され、る。
ータ変換回路１は端子りから読出しを指示する信号が入
ると、端子Ｅから入るブロック信号に関係なく、端子Ｂ
から入るＹアドレスの下位ビットでイメージメモリ２を
選択する。従ってイメージメモリ２からはＸ方向に一列
のビットが順次読出され、る。
以上説明した如く、本発明はパターンデータを或ブロッ
ク単位でまとめてイメージメモリに書込むことが出来る
ため、図形の面塗りや斜線を引くパターンデータの書込
み速度を向上させ、画像処理装置等の処理効率を向上さ
せることが可能である。
ク単位でまとめてイメージメモリに書込むことが出来る
ため、図形の面塗りや斜線を引くパターンデータの書込
み速度を向上させ、画像処理装置等の処理効率を向上さ
せることが可能である。
第１図は本発明の一実施例を示す回路のブロック図、・
・ 第２図はイメージメモリにパターンデー りの書込まれ
る状態を説明する図、 第３図はパターンデータの一例を示す図、第４図（ａｌ
は上記４×４ビツトのブロックで書込むた詳細ブロック
図である。 図において、 １はパターンデータ変換回路、 ２ばイメージメモリ、 ３．４．．５．６はＲＯＭである。 （［Ｃ０θ ９１） Ｋ 茅３図
・ 第２図はイメージメモリにパターンデー りの書込まれ
る状態を説明する図、 第３図はパターンデータの一例を示す図、第４図（ａｌ
は上記４×４ビツトのブロックで書込むた詳細ブロック
図である。 図において、 １はパターンデータ変換回路、 ２ばイメージメモリ、 ３．４．．５．６はＲＯＭである。 （［Ｃ０θ ９１） Ｋ 茅３図
Claims (1)
- ｎＸｎピントの面メモリをｍ個備えたイメージメモリに
おいて、該イメージメモリ上にｎＸｎビ・７ト単位のブ
ロックを指定して該ブロック単位でデータを書込む手段
と、前記イメージメモリのＸ方向にｎｘｎビットを書込
み／続出しする手段と、ｎＸｎビット単位で各種パター
ンデータを発生する手段とを設け、上位装置よりブロッ
クで・書込みを指示された場合、該上位装置から与えら
れるパターン選択信号により発生されたパターンデータ
を、前記ｎＸｎビット単位で前記イメージメモリに書込
むことを特徴とするイメージメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11759784A JPS60262282A (ja) | 1984-06-08 | 1984-06-08 | イメ−ジメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11759784A JPS60262282A (ja) | 1984-06-08 | 1984-06-08 | イメ−ジメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60262282A true JPS60262282A (ja) | 1985-12-25 |
Family
ID=14715743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11759784A Pending JPS60262282A (ja) | 1984-06-08 | 1984-06-08 | イメ−ジメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60262282A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2299776A (en) * | 1995-04-14 | 1996-10-16 | Nippon Denso Co | Method for producing a pipe and apparatus for the same |
-
1984
- 1984-06-08 JP JP11759784A patent/JPS60262282A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2299776A (en) * | 1995-04-14 | 1996-10-16 | Nippon Denso Co | Method for producing a pipe and apparatus for the same |
| GB2299776B (en) * | 1995-04-14 | 1998-05-13 | Nippon Denso Co | Method for producing a pipe and apparatus for the same |
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