JPS60261148A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60261148A JPS60261148A JP59117754A JP11775484A JPS60261148A JP S60261148 A JPS60261148 A JP S60261148A JP 59117754 A JP59117754 A JP 59117754A JP 11775484 A JP11775484 A JP 11775484A JP S60261148 A JPS60261148 A JP S60261148A
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- memory
- address
- semiconductor device
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、半導体装置、特に機能試＃、を効亭的に実
現する検査用論理回路を含む半導体装置に関するもので
ある。
現する検査用論理回路を含む半導体装置に関するもので
ある。
［従来技術］
第１図は従来のこの種の半導体装置の構成を示す概略ブ
ロック図である。第１図において、半導体装置１は互い
に等しい記憶容量を持つ記憶ブロック２ａ、２ｂ、２０
，２ｄからなる記憶部２と、アドレス入力ビン４に与え
られたアドレス信号４ａをデコードし、記憶ブロック２
ａ、２ｂ、２Ｃ。
ロック図である。第１図において、半導体装置１は互い
に等しい記憶容量を持つ記憶ブロック２ａ、２ｂ、２０
，２ｄからなる記憶部２と、アドレス入力ビン４に与え
られたアドレス信号４ａをデコードし、記憶ブロック２
ａ、２ｂ、２Ｃ。
２ｄを構成するメモリセルのうち情報信号を書込／読出
するメモリセルを選択する信号を記憶部２に与えるアド
レス信号デコーダ回路３と、データ入力ビン５に与えら
れた入力データ信号５ａをラッチし、読出／書込切換信
号とラッチデータ信号６ａをｌ１０−二プル制御ブロッ
クへ与えるラッチ回路６と、アドレス入力信号４ａの最
上位のアドレス内部信号３ｂにより、情報信号を書込み
／読出しする各ブロックのメモリセルの順序が制御され
るｌ１０−ニブル制御用ブロック７とから構成される。
するメモリセルを選択する信号を記憶部２に与えるアド
レス信号デコーダ回路３と、データ入力ビン５に与えら
れた入力データ信号５ａをラッチし、読出／書込切換信
号とラッチデータ信号６ａをｌ１０−二プル制御ブロッ
クへ与えるラッチ回路６と、アドレス入力信号４ａの最
上位のアドレス内部信号３ｂにより、情報信号を書込み
／読出しする各ブロックのメモリセルの順序が制御され
るｌ１０−ニブル制御用ブロック７とから構成される。
このニブル＄１１１１ｐ用ブロック７は、各ブロック２
ａ、２ｂ、２ｃ、２’ｄの最上位以外のアドレス内部信
号３ａに対応するメモリセルから情報信号を読出しまた
はメモリセルへ情報信号を書込むとき、請出し／ＩＩ込
みをする各ブロック２ａ。
ａ、２ｂ、２ｃ、２’ｄの最上位以外のアドレス内部信
号３ａに対応するメモリセルから情報信号を読出しまた
はメモリセルへ情報信号を書込むとき、請出し／ＩＩ込
みをする各ブロック２ａ。
２ｂ、２ｃ、２ｄの順序が最上位のアドレス内部信号３
ｂにより決められる。以下、第１図を参照して半導体装
Ｗ１１の記憶部２の各メモリセルの書込み／続出しにつ
いて説明する。まず、記憶部２への書込み動作について
述べる。半導体装１のデータ入力ビン５に論理レベルで
ｌ Ｈｉｇｈｌｌまたは’ Ｌ ＯＷ”の情報信号が与
えられると、この情報信号は入力データバス５ａを介し
てラッチ回路６にラッチされる。このラッチ回路６でラ
ッチされた情報信号はラッチデータバス６ａを介してｌ
１０−二プル制御用ブロック７へ伝達される。このとき
、ニブル制御ブロック７はラッチ回路６からの書込み／
読出し切換信号により書込みモードとなる。また、デコ
ーダ回路３からはアドレス信号４ａをデコードした信号
のうち最上位のアドレス内部信号３ｂをニブル制御ブロ
ック７へ、また最上位以外のアドレス内部信号３ａを記
憶部２へ与える。ニブル制御ブロック７は、与えられた
最上位アドレス内部信号３ｂによりラッチデータ信号６
ａを各ブロック２ａ、２ｂ、２０．２ｄの与える順序を
制御されて、順次記憶部の各ブロック２ａ、２ｂ、２ｃ
、２ｄのアドレス内部信号３ａに対応するメモリセルヘ
ラツチデータ信号６ａを書込む。この一連の動作は一般
にニブル書込と呼ばれる。
ｂにより決められる。以下、第１図を参照して半導体装
Ｗ１１の記憶部２の各メモリセルの書込み／続出しにつ
いて説明する。まず、記憶部２への書込み動作について
述べる。半導体装１のデータ入力ビン５に論理レベルで
ｌ Ｈｉｇｈｌｌまたは’ Ｌ ＯＷ”の情報信号が与
えられると、この情報信号は入力データバス５ａを介し
てラッチ回路６にラッチされる。このラッチ回路６でラ
ッチされた情報信号はラッチデータバス６ａを介してｌ
１０−二プル制御用ブロック７へ伝達される。このとき
、ニブル制御ブロック７はラッチ回路６からの書込み／
読出し切換信号により書込みモードとなる。また、デコ
ーダ回路３からはアドレス信号４ａをデコードした信号
のうち最上位のアドレス内部信号３ｂをニブル制御ブロ
ック７へ、また最上位以外のアドレス内部信号３ａを記
憶部２へ与える。ニブル制御ブロック７は、与えられた
最上位アドレス内部信号３ｂによりラッチデータ信号６
ａを各ブロック２ａ、２ｂ、２０．２ｄの与える順序を
制御されて、順次記憶部の各ブロック２ａ、２ｂ、２ｃ
、２ｄのアドレス内部信号３ａに対応するメモリセルヘ
ラツチデータ信号６ａを書込む。この一連の動作は一般
にニブル書込と呼ばれる。
次に読出し動作について述べる。ラッチ回路６からの書
込み／請出し切換信号によりニブル制御ブロック７は読
出しモードとなっている。デコーダ回路３によりデコー
ドされたアドレス内部信号のうち最上位以外のアドレス
内部信号３ａに対応する記憶部２ａ、２ｂ、２ｃ、２ｄ
に含まれるメモリセルに書込まれていた情報が同時にニ
ブル制御ブロック７ヘデータバスＦ３ａ、 ８ｂ、＄ｃ
、８ｄを通して伝達される。ニブル制御ブロック７は最
上位アドレス信号３ｂにその伝達順序を制御されて順次
出力バッファ回路９へ内部信号バス７ａを通Ｌ７て伝達
される。この出力バッファ回路９へ伝３５！された内部
情報信号は順次半導体１ｒの出力ビン′１０へ伝達され
る。これを−一般にニブル読出しと読んでいる。このニ
ブル読出しヤニプル書込みは通常高速ｙ４算処理に用い
られる。
込み／請出し切換信号によりニブル制御ブロック７は読
出しモードとなっている。デコーダ回路３によりデコー
ドされたアドレス内部信号のうち最上位以外のアドレス
内部信号３ａに対応する記憶部２ａ、２ｂ、２ｃ、２ｄ
に含まれるメモリセルに書込まれていた情報が同時にニ
ブル制御ブロック７ヘデータバスＦ３ａ、 ８ｂ、＄ｃ
、８ｄを通して伝達される。ニブル制御ブロック７は最
上位アドレス信号３ｂにその伝達順序を制御されて順次
出力バッファ回路９へ内部信号バス７ａを通Ｌ７て伝達
される。この出力バッファ回路９へ伝３５！された内部
情報信号は順次半導体１ｒの出力ビン′１０へ伝達され
る。これを−一般にニブル読出しと読んでいる。このニ
ブル読出しヤニプル書込みは通常高速ｙ４算処理に用い
られる。
従来の半導体装置１の癲能試験は上述のニブル書込み／
′＠出しを利用して、記憶部２の全メモリセルについて
逐次行なわれていた。しかし、上述のｈ法では記憶部２
を構成する前記メモーリセルに対して逐一アドレスを指
定しな【プればならない。
′＠出しを利用して、記憶部２の全メモリセルについて
逐次行なわれていた。しかし、上述のｈ法では記憶部２
を構成する前記メモーリセルに対して逐一アドレスを指
定しな【プればならない。
したがって、記憶部２の高密度化によるメモリセル数の
増大に伴ない、製造ラインにおける機能試験による良品
不良品の判別時間も増大するという欠点が生ずる。
増大に伴ない、製造ラインにおける機能試験による良品
不良品の判別時間も増大するという欠点が生ずる。
［発明の概要］
この発明の目的は、上述の欠点を除去し、半導 “体装
冒の機能試験時間の短縮をもたらす検査用論理回路を付
加した半導体装置を提供することである。
冒の機能試験時間の短縮をもたらす検査用論理回路を付
加した半導体装置を提供することである。
この発明は、要約すれば、複数個のメモリセルを同時に
書込み／読出しできるエンコーダ回路およびデコーダ回
路を従来の半導体装置に付加し、このエンコーダ回路お
よびデコーダ回路を用いて複数個のメモリセルの機能試
験を同時に行なうものである。
書込み／読出しできるエンコーダ回路およびデコーダ回
路を従来の半導体装置に付加し、このエンコーダ回路お
よびデコーダ回路を用いて複数個のメモリセルの機能試
験を同時に行なうものである。
この発明の目的および他の目的と特徴は以下に図面を参
照して行なう詳細な説明から一層明らかとなろう。
照して行なう詳細な説明から一層明らかとなろう。
［発明の実施例］
第２図はこの発明の一実施例である検査用論理回路を付
加した半導体装置の構成を示すＩＩＡ略のブロック図で
ある。第２図において、半導体装置２１には従来の半導
体装Ｗ１に新たに試験モード選択信号入力端子２８と、
試験モードを選択する信号４ｍ２４ａ 、２８ａ 、２
７ａと、試験にのみ動作するエンコーダ回路２２とデコ
ーダ回路２３が付加される。、１ビツトの信号を４ビツ
トにエンコードするエンコーダ回路２２は入力データ線
５ａとリレー回路２５を介して接続され、その出力線２
２ａ 、２２ｂ 、２２ｃ 、２２ｄはニブル１ｌｌＩ
ＩＩＩｌｌブロツク７と並列ニテータバス８ａ、８ｂ、
８ｅ、８ｄに各々接続される。また、４ビット信号を１
ビツトにデコードするデコーダ回路２３は記憶部２から
の４ヒツトの情報信号を同時にデコードするためその４
本の入力線がデータバスＦ３ａ 、 ８ｂ 。
加した半導体装置の構成を示すＩＩＡ略のブロック図で
ある。第２図において、半導体装置２１には従来の半導
体装Ｗ１に新たに試験モード選択信号入力端子２８と、
試験モードを選択する信号４ｍ２４ａ 、２８ａ 、２
７ａと、試験にのみ動作するエンコーダ回路２２とデコ
ーダ回路２３が付加される。、１ビツトの信号を４ビツ
トにエンコードするエンコーダ回路２２は入力データ線
５ａとリレー回路２５を介して接続され、その出力線２
２ａ 、２２ｂ 、２２ｃ 、２２ｄはニブル１ｌｌＩ
ＩＩＩｌｌブロツク７と並列ニテータバス８ａ、８ｂ、
８ｅ、８ｄに各々接続される。また、４ビット信号を１
ビツトにデコードするデコーダ回路２３は記憶部２から
の４ヒツトの情報信号を同時にデコードするためその４
本の入力線がデータバスＦ３ａ 、 ８ｂ 。
８Ｃ，ｅ＝８６にニブル制御ブロック７と並列に接続さ
れ、１本のその出力線はリレー回路２７を介して出力端
子１０に接続される。エンコーダ回路２２どデコーダ回
路２３は入力端子２８からの信号により能動または禁止
状態となる。
れ、１本のその出力線はリレー回路２７を介して出力端
子１０に接続される。エンコーダ回路２２どデコーダ回
路２３は入力端子２８からの信号により能動または禁止
状態となる。
さらに、試験時にニブル制御ブロック７が禁止状態にな
るようにラッチ回路６の入力部の直前にリレー回路２４
がラッチ回路６と直列に接続される。また同じ目的で出
力バッフ７回路９の出力部の直後にリレー回路２６がバ
ッファ回路９と直列に接続される。これらのリレー回路
２４．２５゜２６．２７はそれぞれ信号線２４ａ 、２
５ａ 、２６ａ、２７ａを介して入力端子２８に与えら
れる試験モード選択信号により作動する。
るようにラッチ回路６の入力部の直前にリレー回路２４
がラッチ回路６と直列に接続される。また同じ目的で出
力バッフ７回路９の出力部の直後にリレー回路２６がバ
ッファ回路９と直列に接続される。これらのリレー回路
２４．２５゜２６．２７はそれぞれ信号線２４ａ 、２
５ａ 、２６ａ、２７ａを介して入力端子２８に与えら
れる試験モード選択信号により作動する。
以下、機能検査時における半導体装置２１の動作につい
て述べる。まず、書込みについて述べる。
て述べる。まず、書込みについて述べる。
書込試験モード選択信号をコントロール信号ビン２８に
印加する。この選択信号によりエンコーダ回路２２と入
力データバス５ａとの間に設けられたリレー回路２５お
よびデコーダ回路２３と出力端子１０との間に設けられ
たリレー回路２７は導通状態となり、ラッチ回路６とデ
ータ入力端子５の間に設けられたリレー回路２４と出力
バッファ回路９と出力端子１０の間に設けられたリレー
回路２６は遮断状態となる。同時にこの選択信号は信号
線２８ａを通してエンコーダ回路２２に、また信号線２
８ｂによってデコーダ回路２３に各々与えられる。この
信号によってエンコーダ回路２２は能動状態に、デコー
ダ回路２３は禁止状態となる。この一連の動作により半
導体装置２１は書込み検査モードとなる。次に、データ
入力ビン５に論理レベルで’ ＨＩｏｈ”または’１：
ｏｗ”の信号が与えられると、この情報信号は一リレー
回路２５を通して能動状態のエンコーダ回路２２に与え
られる。エンコーダ回路２２は端子５に与えられた情報
信号を４ビツトにエンコードし、このエンコードＬ／
ｔｃ信号ヲ信号線２２ａ 、２２ｂ 、２２ｃ 。
印加する。この選択信号によりエンコーダ回路２２と入
力データバス５ａとの間に設けられたリレー回路２５お
よびデコーダ回路２３と出力端子１０との間に設けられ
たリレー回路２７は導通状態となり、ラッチ回路６とデ
ータ入力端子５の間に設けられたリレー回路２４と出力
バッファ回路９と出力端子１０の間に設けられたリレー
回路２６は遮断状態となる。同時にこの選択信号は信号
線２８ａを通してエンコーダ回路２２に、また信号線２
８ｂによってデコーダ回路２３に各々与えられる。この
信号によってエンコーダ回路２２は能動状態に、デコー
ダ回路２３は禁止状態となる。この一連の動作により半
導体装置２１は書込み検査モードとなる。次に、データ
入力ビン５に論理レベルで’ ＨＩｏｈ”または’１：
ｏｗ”の信号が与えられると、この情報信号は一リレー
回路２５を通して能動状態のエンコーダ回路２２に与え
られる。エンコーダ回路２２は端子５に与えられた情報
信号を４ビツトにエンコードし、このエンコードＬ／
ｔｃ信号ヲ信号線２２ａ 、２２ｂ 、２２ｃ 。
２２ｄを通して記憶部２へ与える。このとき、アドレス
信号デコーダ回路３によりデコードされた最上位以外の
アドレス内部信号３ａが記憶部２に与えられている。ま
たニブル制御ブロック７はリレー回路２４により禁止状
態にあるから前述のエンコードされた信号は従来の装置
と異なり、記憶部の各ブロック２ａ、２ｂ、２ｃ、２ｄ
のアドレス内部信号３ａに対応するメモリセルに同時に
書込まれる。この上述の動作を最上位のアドレス内部信
号を除いたアドレス内部信号のすべての組合せのアドレ
ス入力信号に適応することにより記憶部２の全メモリセ
ルに入力データを書込むことができる。
信号デコーダ回路３によりデコードされた最上位以外の
アドレス内部信号３ａが記憶部２に与えられている。ま
たニブル制御ブロック７はリレー回路２４により禁止状
態にあるから前述のエンコードされた信号は従来の装置
と異なり、記憶部の各ブロック２ａ、２ｂ、２ｃ、２ｄ
のアドレス内部信号３ａに対応するメモリセルに同時に
書込まれる。この上述の動作を最上位のアドレス内部信
号を除いたアドレス内部信号のすべての組合せのアドレ
ス入力信号に適応することにより記憶部２の全メモリセ
ルに入力データを書込むことができる。
次に記憶部２の読出し操作について述べる。コントロー
ル信号ビン２８に読出試験モード選択信号が印加される
。この信号により信号線２５ａ。
ル信号ビン２８に読出試験モード選択信号が印加される
。この信号により信号線２５ａ。
２７ａを通してリレー回路２５．２７は遮断状態となり
、信号線２４．２６８を通してリレー回路２４．２６は
導通状態となる。ま１＝同時に信号線２８ａを通してエ
ンコード回路２２は禁止状態とになり、信号線２８ｂに
よりデコーダ回路２３は能動状態となる。この一連の動
作により半導体装置２１は読出し検査モードとなる。ア
ドレス入力ビン４にはアドレス信号が印加される。この
アドレス信号はアドレス信号線４ａを通してアドレス信
号デコーダ回路３に与えられる。デコーダ回路３はこの
アドレス信号をデコードして最上位以外のアドレス内部
信号３ａを記憶部２に与える。記憶部２からこのアドレ
ス内部信号３ａに従って、各記憶ブロック２ａ、２ｂ、
２ｃ、２ｄの対応するメモリセルの情報が同時に入出力
兼用線Ｂａ。
、信号線２４．２６８を通してリレー回路２４．２６は
導通状態となる。ま１＝同時に信号線２８ａを通してエ
ンコード回路２２は禁止状態とになり、信号線２８ｂに
よりデコーダ回路２３は能動状態となる。この一連の動
作により半導体装置２１は読出し検査モードとなる。ア
ドレス入力ビン４にはアドレス信号が印加される。この
アドレス信号はアドレス信号線４ａを通してアドレス信
号デコーダ回路３に与えられる。デコーダ回路３はこの
アドレス信号をデコードして最上位以外のアドレス内部
信号３ａを記憶部２に与える。記憶部２からこのアドレ
ス内部信号３ａに従って、各記憶ブロック２ａ、２ｂ、
２ｃ、２ｄの対応するメモリセルの情報が同時に入出力
兼用線Ｂａ。
８ｂ 、８０．８ｄに上に読出される。従来と異なり、
最上位アドレス信号３ｂに制御されたニブル制御ブロッ
ク７は機能していない。したがって、この４ビツトの信
号は能動状態にあるデコーダ回路２３によりデコードさ
れる。すなわち、デコーダ回路２３はこの４ビツトの情
報信号を１ピツトの信号にデコードする。この１ビツト
の信号は各記憶ブロック２ａ、２ｂ、２ｃ、２ｄの対応
するメモリセルに書込まれた情報から作られる４ビツト
の信号の組合せによって生じる異なる５種類の信号のう
ちの１つの信号である。デコードされた信号はリレー回
路２７を通して出力ビン１０へ与えられる。この出力ビ
ン１０が導出する信号を検知して、半導体装置２１が所
望の機能（設計通りの機能）を実現しているかを判別づ
る。この上述の動作を最上位以外のアドレス内部信号３
ａのすべての組合せに適用することにより記憶部２の全
メモリセルの機能試験を行なうことがでε・る。
最上位アドレス信号３ｂに制御されたニブル制御ブロッ
ク７は機能していない。したがって、この４ビツトの信
号は能動状態にあるデコーダ回路２３によりデコードさ
れる。すなわち、デコーダ回路２３はこの４ビツトの情
報信号を１ピツトの信号にデコードする。この１ビツト
の信号は各記憶ブロック２ａ、２ｂ、２ｃ、２ｄの対応
するメモリセルに書込まれた情報から作られる４ビツト
の信号の組合せによって生じる異なる５種類の信号のう
ちの１つの信号である。デコードされた信号はリレー回
路２７を通して出力ビン１０へ与えられる。この出力ビ
ン１０が導出する信号を検知して、半導体装置２１が所
望の機能（設計通りの機能）を実現しているかを判別づ
る。この上述の動作を最上位以外のアドレス内部信号３
ａのすべての組合せに適用することにより記憶部２の全
メモリセルの機能試験を行なうことがでε・る。
なお、上記実施例では検査試験モードにおける入力デー
タおよび出力データの取扱いを１個にするために半導体
装置２１に含まれるエンコーダ回路２２およびデコーダ
回路２３を通して書込／読出を実施しているが、４ビツ
トのデータを半導体装置の外部から直接同時に人出力で
きるようにしても上記実施例と同様の効果が得られる。
タおよび出力データの取扱いを１個にするために半導体
装置２１に含まれるエンコーダ回路２２およびデコーダ
回路２３を通して書込／読出を実施しているが、４ビツ
トのデータを半導体装置の外部から直接同時に人出力で
きるようにしても上記実施例と同様の効果が得られる。
また、記憶部２が４個のブロックではなく、４個より多
数のブロックに分けられていても各ブロックに順次書込
みを行なったり各ブロックから順次読出しをする制御ブ
ロックが存在すれば上記実施例におけるエンコーダ回路
２２およびデコーダ回路２３の取扱う情報ビット数をブ
ロック数と同一にすればよい。
数のブロックに分けられていても各ブロックに順次書込
みを行なったり各ブロックから順次読出しをする制御ブ
ロックが存在すれば上記実施例におけるエンコーダ回路
２２およびデコーダ回路２３の取扱う情報ビット数をブ
ロック数と同一にすればよい。
［発明の効果］
以上のように、この発明によれば、複数個のブロックに
分けられた記憶部を有する半導体装置の機能試験を、記
憶部のメモリセル１個ずつではなく、各ブロックに含ま
れるメモリセル１個ずつを各ブロック同時に実施してい
るので、従来の方法と比較して大幅に試験時間を短縮す
ることが可能となる。
分けられた記憶部を有する半導体装置の機能試験を、記
憶部のメモリセル１個ずつではなく、各ブロックに含ま
れるメモリセル１個ずつを各ブロック同時に実施してい
るので、従来の方法と比較して大幅に試験時間を短縮す
ることが可能となる。
第１図は従来の半導体装置のブロック図である。
第２図はこの発明の一実施例である半導体Ｉ！ｉｉｍの
ブロック図である。 図において、１は半導体装置、２は半導体装置の記憶部
、２ａ、 ２ｂ、２Ｇ、２ｄは記憶ブロック、６は入力
データラッチ回路、７はｌ１０−ニブル制御用ブロック
、２１は半導体１ｕｌＬ２２はエン」−夕回路、２３は
デコーダ回路。 なお、図中、同符号は同一または相当部を示す。 代理人 大 岩 増 雄 手続補正書（自発） 」 ２、発明の名称 早導体装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 −１−一 − 曳 、／ ４ｙ′ ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第１０頁第２０行の「信号線２４」を「
信号線２４ａ」に補正する。 （２） 明細書第１１頁第１４行の「に上に」を「上に
」に補正する。 （３） 明細書第１２頁第３行ないし第４行の「５種類
の信号」を［５種類、すなわち、４ビツトすべてが“Ｌ
ＯＷ ”レベル、どれか１ビツトが” Ｌ ＯＷ ”
レベルで残りの３ビツトが’）（ｉｇｈ”レベル、どれ
か２ビツトが’ｌｏｗ”レベルで残りの２ビツトが“’
）−１ｉｇｈ”レベル、どれか３ビツトが’ｌｏｗ”レ
ベルで残りの１ビツトが“Ｈｉ ｇ ｈ ”レベル、４
ビツトすべてが＠ ｉ ｇ ｈ ”レベル、の信号」に
補正する。 以上
ブロック図である。 図において、１は半導体装置、２は半導体装置の記憶部
、２ａ、 ２ｂ、２Ｇ、２ｄは記憶ブロック、６は入力
データラッチ回路、７はｌ１０−ニブル制御用ブロック
、２１は半導体１ｕｌＬ２２はエン」−夕回路、２３は
デコーダ回路。 なお、図中、同符号は同一または相当部を示す。 代理人 大 岩 増 雄 手続補正書（自発） 」 ２、発明の名称 早導体装置 ３、補正をする者 代表者片山仁へ部 ４、代理人 −１−一 − 曳 、／ ４ｙ′ ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第１０頁第２０行の「信号線２４」を「
信号線２４ａ」に補正する。 （２） 明細書第１１頁第１４行の「に上に」を「上に
」に補正する。 （３） 明細書第１２頁第３行ないし第４行の「５種類
の信号」を［５種類、すなわち、４ビツトすべてが“Ｌ
ＯＷ ”レベル、どれか１ビツトが” Ｌ ＯＷ ”
レベルで残りの３ビツトが’）（ｉｇｈ”レベル、どれ
か２ビツトが’ｌｏｗ”レベルで残りの２ビツトが“’
）−１ｉｇｈ”レベル、どれか３ビツトが’ｌｏｗ”レ
ベルで残りの１ビツトが“Ｈｉ ｇ ｈ ”レベル、４
ビツトすべてが＠ ｉ ｇ ｈ ”レベル、の信号」に
補正する。 以上
Claims (3)
- （１） 複数個の記憶ブロックからなる記憶部を有する
半導体装置であって、 前記複数個の記憶ブロックは各々情報信号を記憶するた
めの複数個のメモリセルを有し、前記情報信号を書込み
または読出すために、前記複数個の記憶ブロックの各々
ごとに、前記複数個のメモリセルのうち対応する１個の
メモリセルを同時に指定するメモリセル指定手段と、前
記複数個の記憶ブロックの１つを選択するブロック選択
手段と、 前記メモリセル指定信号と前記ブロック選択信号とに応
答して前記情報信号を特定の前記記憶ブロックの特定の
前記メモリセルへ逐次書込みもしくは特定の前記記憶ブ
ロックの特定の前記メモリセルから逐次読出す手段と、 前記メモリセル指定手段の指定信号に応じて前記指定さ
れたメモリセルへ同時に前記情報信号をｌＩ逃む手段と
、 前記メモリセル指定手段の指定信号に応じて前記指定さ
れたメモリセルから前記情報信号を同時に請出す手段と
、 外部からの、前記半導体装置の試験モードを特定する信
号を受ける手段とを備え、 前記試験モード選択信号に応答して、前記同時に読出す
手段または前記書込手段が能動化され、かつ前記ブロッ
ク指定手段が不能化される、半導体装置。 - （２） 前記書込手段はエンコーダ回路であり、 ゛前
記続出手段はデコーダ回路である、特許請求の範囲第１
項記載の半導体装置。 - （３） 前記複数個の記憶ブロックは４個の記憶ブロッ
クである、特許請求の範囲第１項記載の半導体装Ｌ
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117754A JPS60261148A (ja) | 1984-06-07 | 1984-06-07 | 半導体装置 |
| US06/738,262 US4672582A (en) | 1984-06-07 | 1985-05-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117754A JPS60261148A (ja) | 1984-06-07 | 1984-06-07 | 半導体装置 |
Publications (1)
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| JPS60261148A true JPS60261148A (ja) | 1985-12-24 |
Family
ID=14719492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117754A Pending JPS60261148A (ja) | 1984-06-07 | 1984-06-07 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4672582A (ja) |
| JP (1) | JPS60261148A (ja) |
Cited By (1)
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1984
- 1984-06-07 JP JP59117754A patent/JPS60261148A/ja active Pending
-
1985
- 1985-05-28 US US06/738,262 patent/US4672582A/en not_active Expired - Lifetime
Cited By (1)
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|---|---|---|---|---|
| JP2008198297A (ja) * | 2007-02-14 | 2008-08-28 | System Fabrication Technologies Inc | 半導体記憶装置 |
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