JPS6386191A - ダイナミツクメモリ - Google Patents
ダイナミツクメモリInfo
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- JPS6386191A JPS6386191A JP61231859A JP23185986A JPS6386191A JP S6386191 A JPS6386191 A JP S6386191A JP 61231859 A JP61231859 A JP 61231859A JP 23185986 A JP23185986 A JP 23185986A JP S6386191 A JPS6386191 A JP S6386191A
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体メモリ、特にダイナミックＲＡＭ （ラ
ンダム・アクセス・メモリ）の読み出し書き込み制御回
路に関する。
ンダム・アクセス・メモリ）の読み出し書き込み制御回
路に関する。
（従来の技術）
一般に、画像処理など大量のデータをパイプラインなど
により高速で処理するためには大容量のダイナミックＲ
ＡＭを使っている。この場合、処理の形態としてメモリ
読み出し→処理→メモリ書き込みとし、これを通常のモ
ードでシーケンシャルに実行するのではｌサイクルの時
間が長くなってしまう。そこで、ダイナミックＲＡＭに
通常用意されている高速モード、たとえばスタティック
・カラムモードを使うことが多い。従来のスタティック
・カラムモードにおける動作はたとえば第３図に示すよ
うなタイミングで行なわれる。即ち、カラムアドレスを
メモリに人力してから最大で図示のｔＡＡ時間後にメモ
リ出力データＤ。ｕｔが有効になシ、次いでこの出力デ
ータに対する処理１を行なう。この処理１に１１時間か
がシ、この処理データ１を上記リード動作時と同じメモ
リアドレスに書き込む。その後、次のアドレスのデータ
を読み出すには１、最大で図示のｔλＬＷ時間必要であ
シ、以下、上記読み出し之データを処理し、この処理デ
ータを同じアドレスに書き込むという動作を繰シ返す。
により高速で処理するためには大容量のダイナミックＲ
ＡＭを使っている。この場合、処理の形態としてメモリ
読み出し→処理→メモリ書き込みとし、これを通常のモ
ードでシーケンシャルに実行するのではｌサイクルの時
間が長くなってしまう。そこで、ダイナミックＲＡＭに
通常用意されている高速モード、たとえばスタティック
・カラムモードを使うことが多い。従来のスタティック
・カラムモードにおける動作はたとえば第３図に示すよ
うなタイミングで行なわれる。即ち、カラムアドレスを
メモリに人力してから最大で図示のｔＡＡ時間後にメモ
リ出力データＤ。ｕｔが有効になシ、次いでこの出力デ
ータに対する処理１を行なう。この処理１に１１時間か
がシ、この処理データ１を上記リード動作時と同じメモ
リアドレスに書き込む。その後、次のアドレスのデータ
を読み出すには１、最大で図示のｔλＬＷ時間必要であ
シ、以下、上記読み出し之データを処理し、この処理デ
ータを同じアドレスに書き込むという動作を繰シ返す。
したがって、サイクルタイムとしてはｔｐ＋ｔＡＬＷ必
要になシ、このｔ ＡＬＷはスタティック・カラムモー
ドのサイクルタイムｔｉｅの約２倍程度であシ、このｔ
ｓａと前記ｔ、とが等しいとすると、サイクルタイムは
ｔｓｃの約３倍径度になる。また、従来のスタティック
・カラムモードにおける別の動作例は第４図に示すよう
なタイミングで行なわれる。即ち、サイクルタイムｔｓ
ｃでアドレスを変化させ、最初のサイクルではメモリ出
力データＤｏｕｔとしであるアドレス１のデータ１ｔ−
読み出し。
要になシ、このｔ ＡＬＷはスタティック・カラムモー
ドのサイクルタイムｔｉｅの約２倍程度であシ、このｔ
ｓａと前記ｔ、とが等しいとすると、サイクルタイムは
ｔｓｃの約３倍径度になる。また、従来のスタティック
・カラムモードにおける別の動作例は第４図に示すよう
なタイミングで行なわれる。即ち、サイクルタイムｔｓ
ｃでアドレスを変化させ、最初のサイクルではメモリ出
力データＤｏｕｔとしであるアドレス１のデータ１ｔ−
読み出し。
久のサイクルでは上記とは別のアドレス２のデータ２′
を読み出すと同時に前記読み出したデータ１の処理１ｔ
−行なう、次のサイクルでは、上記処理したデータ（処
理データ１）の前記アドレス１への書き込みと前記読み
出したデータ２の処理２を行なり。最後のサイクルでは
、上記処理したデータ（処理データ２）ｔ−前記アドレ
ス２に書き込む。
を読み出すと同時に前記読み出したデータ１の処理１ｔ
−行なう、次のサイクルでは、上記処理したデータ（処
理データ１）の前記アドレス１への書き込みと前記読み
出したデータ２の処理２を行なり。最後のサイクルでは
、上記処理したデータ（処理データ２）ｔ−前記アドレ
ス２に書き込む。
したがって、上記動作においては、２つのデータに対し
て４サイクル必要であり、結局、１つのデータに対して
２サイクル（ｔｓｃの２倍）必要になる。
て４サイクル必要であり、結局、１つのデータに対して
２サイクル（ｔｓｃの２倍）必要になる。
上述したように従来のスタティック・カラムモードにお
いては、読み出し→処理→薔き込みの一連の動作を行な
うのにサイクルタイムｔｓｃの２〜３倍程度かかシ、高
速処理を図る上で好ましくない。また、上記第４図の動
作例では、１サイクル間隔で同一アドレスとなるように
アドレスを変えなければならなくなるので、メモリ制御
が複雑になる。
いては、読み出し→処理→薔き込みの一連の動作を行な
うのにサイクルタイムｔｓｃの２〜３倍程度かかシ、高
速処理を図る上で好ましくない。また、上記第４図の動
作例では、１サイクル間隔で同一アドレスとなるように
アドレスを変えなければならなくなるので、メモリ制御
が複雑になる。
（発明が解決しようとする問題点）
本発明は、上記したようにスタティック・カラムモード
におけるメモリ読み出し→処理→メモリ書き込みの一連
の動作の所要時間が長いという問題点を解決すべくなさ
れたもので、上記一連の動作を効率よく高速に実行し得
るダイナミックメモリを提供することを目的とする。
におけるメモリ読み出し→処理→メモリ書き込みの一連
の動作の所要時間が長いという問題点を解決すべくなさ
れたもので、上記一連の動作を効率よく高速に実行し得
るダイナミックメモリを提供することを目的とする。
［発明の構成コ
（問題点を解決するための手段）
本発明のダイナミックメモリは、メモリセルアレイの各
カラムにそれぞれ入／出力ゲートを介して人／出力パス
を共通に接続するのとは別に、書き込みゲートを介して
書き込みパスを共通に接続し、スタティック・カラムモ
ードの各サイクル毎に前記人／出力ｆ−）を選択して読
み出し可能に制御するときのカラムデコーダ出力をラッ
チすると共に上記各サイクルのうち第２番目以降のす′
イクルでは前のサイクルでラッチしたカラムデコーダ出
力により前記書き込みゲートを選択して書き込み可能に
制御するラッチ回路を設けてなることを特徴とする。
カラムにそれぞれ入／出力ゲートを介して人／出力パス
を共通に接続するのとは別に、書き込みゲートを介して
書き込みパスを共通に接続し、スタティック・カラムモ
ードの各サイクル毎に前記人／出力ｆ−）を選択して読
み出し可能に制御するときのカラムデコーダ出力をラッ
チすると共に上記各サイクルのうち第２番目以降のす′
イクルでは前のサイクルでラッチしたカラムデコーダ出
力により前記書き込みゲートを選択して書き込み可能に
制御するラッチ回路を設けてなることを特徴とする。
（作用）
ローアドレスストローブ信号がアクティブの期間におい
て所定のローアドレスが与えられた状態でカラムアドレ
スが変化するスタティック・カラムモードの各サイクル
毎に、あるカラムアドレスのデータを読み出すと同時に
、上記各サイクルのうち第２番目以降のサイクルではｌ
サイクル前に読み出されたのち処理されたデータを１サ
イクル前のカラムアドレスに書き込むことが可能になる
。換言すれば、メモリ読み出し→処理→メモリ書き込み
の一連の動作に際して、メモリ読み出しに対してメモリ
書き込みをスタティック・カラム動作の１サイクルだけ
遅らせ、１ツ・イクルで異なるアドレスに同時に読み出
しと書き込みとが可能になる。
て所定のローアドレスが与えられた状態でカラムアドレ
スが変化するスタティック・カラムモードの各サイクル
毎に、あるカラムアドレスのデータを読み出すと同時に
、上記各サイクルのうち第２番目以降のサイクルではｌ
サイクル前に読み出されたのち処理されたデータを１サ
イクル前のカラムアドレスに書き込むことが可能になる
。換言すれば、メモリ読み出し→処理→メモリ書き込み
の一連の動作に際して、メモリ読み出しに対してメモリ
書き込みをスタティック・カラム動作の１サイクルだけ
遅らせ、１ツ・イクルで異なるアドレスに同時に読み出
しと書き込みとが可能になる。
（実施例）
以下１図面を参照して本発明の一実施例を詳細罠説明す
る。
る。
第１図はダイナミックＲＡＭ集積回路の一部を示してお
シ、１はメモリセルアレイ（メモリセルのほかセンスア
ンプ等を含む）であり、各カラムのピット線対はそれぞ
れ入／出力ゲート２・・・（簡単化のため１個のトラン
ス７アグートのみ図示している）を介して人／出力バス
３に共通接続されている。上記メモリセルアレイ１はロ
ーデコーダ（図示せず）Ｋよ９行アドレスが指定され、
カラムデコーダ４によ〕列アドレスが指定されてメモリ
セルの選択が行なわれるものである。上記カラムデコー
ダ４の出力は前記入／出力ゲート２・・・のトランスフ
ァゲートをスイッチ制御するものである。
シ、１はメモリセルアレイ（メモリセルのほかセンスア
ンプ等を含む）であり、各カラムのピット線対はそれぞ
れ入／出力ゲート２・・・（簡単化のため１個のトラン
ス７アグートのみ図示している）を介して人／出力バス
３に共通接続されている。上記メモリセルアレイ１はロ
ーデコーダ（図示せず）Ｋよ９行アドレスが指定され、
カラムデコーダ４によ〕列アドレスが指定されてメモリ
セルの選択が行なわれるものである。上記カラムデコー
ダ４の出力は前記入／出力ゲート２・・・のトランスフ
ァゲートをスイッチ制御するものである。
さらに、本実施例のメモリには、前記各カラムのビット
線対にそれぞれ書き込みゲート５・・・（簡単化のため
１個のトランスファゲートのみ図示する）１−介して書
き込みデータバス６が共通接続されておシ、上記書き込
みゲート５・・・はそれぞれラッチ回路７・・・の出力
により制御され、このラッチ回路７・・・はそれぞれ対
応するカラム（簡単化のため２個のみにカラム番号１，
２ｔ−図示する）を選択制御するための前記カラムデコ
ーダ出力をラッチ制御線８からのラッチ制御信号により
ラッチするように構成されている。
線対にそれぞれ書き込みゲート５・・・（簡単化のため
１個のトランスファゲートのみ図示する）１−介して書
き込みデータバス６が共通接続されておシ、上記書き込
みゲート５・・・はそれぞれラッチ回路７・・・の出力
により制御され、このラッチ回路７・・・はそれぞれ対
応するカラム（簡単化のため２個のみにカラム番号１，
２ｔ−図示する）を選択制御するための前記カラムデコ
ーダ出力をラッチ制御線８からのラッチ制御信号により
ラッチするように構成されている。
また、上記書き込みデータバス６に曹き込みデータを人
力するための人力ビン（端子）が設けられている。
力するための人力ビン（端子）が設けられている。
次に、上記ダイナミックＲＡＭにおけるスタティック・
カラムモードでのメモリ読み出し→処理→メモリ書き込
みの一連の動作について、第２図を参照して説明する。
カラムモードでのメモリ読み出し→処理→メモリ書き込
みの一連の動作について、第２図を参照して説明する。
先ず、ローストローブ信号（ＲＡＳ ）をアクティブ（
低レベル）にし、ローアドレスを人力することによって
、ローデコーダはメモリセルアレイ１の行選択を行なう
。次に、カラムアドレスをスタティック・カラムモード
のサイクルタイムｔｓｃで久々と入力することによって
、カラムデコーダ４は久々とデコード信号を出力する。
低レベル）にし、ローアドレスを人力することによって
、ローデコーダはメモリセルアレイ１の行選択を行なう
。次に、カラムアドレスをスタティック・カラムモード
のサイクルタイムｔｓｃで久々と入力することによって
、カラムデコーダ４は久々とデコード信号を出力する。
この場合、第１サイクルではカラムアドレス１によりカ
ラム１が選択され、カラムアドレス１を人力してから最
大で図示のｔムム時間後にメモリ出力データＤ。ｕｔと
して有効データ１がカラム１から対応する人／出力ｆ−
ト２ 、入／出力パス３、出力パラ２ア、出力端子を経
て出力する。ここで、直ちに上記読み出したデータ１を
メモリ外部のマイクロプロセッサによ多処理し、処理時
間ｔ、後に演算結果（処理データ１）が得られる。この
処理データ１は書き込みデータ入力端子から４き込みデ
ータバス２を通じて人力し、次の第２サイクルで書き込
まれる。この場合の書き込みのカラムアドレスは、１？
イクル前（第１サイクル）のカラムアドレス１をラッチ
回路７・・・でラッチしておいたものが用いられるので
、これによりて前記カラムｌ（の選択メモリ）Ｋｖき込
まれる。また、この第２サイクルでは１サイクル前（第
１サイクル）のカラムアドレス１から次のカラムアドレ
ス２に変っておシ、このカラムアドレス２によりカラム
２が選択され、カラム２から対応する入／出力ゲート２
、入／出力パス３、出力バッファ、出力端子を経て有効
データ２が出力する。以下、上述したように各サイクル
であるアドレスｌに対するデータｉを読み出すと同時に
、ｌサイクル前にアドレスｌ−１から読み出されたデー
タ１−１に対する処理をして処理データ１−１をアドレ
ス１−ＩＫ！き込む動作が繰シ返し行なわれることにな
る。
ラム１が選択され、カラムアドレス１を人力してから最
大で図示のｔムム時間後にメモリ出力データＤ。ｕｔと
して有効データ１がカラム１から対応する人／出力ｆ−
ト２ 、入／出力パス３、出力パラ２ア、出力端子を経
て出力する。ここで、直ちに上記読み出したデータ１を
メモリ外部のマイクロプロセッサによ多処理し、処理時
間ｔ、後に演算結果（処理データ１）が得られる。この
処理データ１は書き込みデータ入力端子から４き込みデ
ータバス２を通じて人力し、次の第２サイクルで書き込
まれる。この場合の書き込みのカラムアドレスは、１？
イクル前（第１サイクル）のカラムアドレス１をラッチ
回路７・・・でラッチしておいたものが用いられるので
、これによりて前記カラムｌ（の選択メモリ）Ｋｖき込
まれる。また、この第２サイクルでは１サイクル前（第
１サイクル）のカラムアドレス１から次のカラムアドレ
ス２に変っておシ、このカラムアドレス２によりカラム
２が選択され、カラム２から対応する入／出力ゲート２
、入／出力パス３、出力バッファ、出力端子を経て有効
データ２が出力する。以下、上述したように各サイクル
であるアドレスｌに対するデータｉを読み出すと同時に
、ｌサイクル前にアドレスｌ−１から読み出されたデー
タ１−１に対する処理をして処理データ１−１をアドレ
ス１−ＩＫ！き込む動作が繰シ返し行なわれることにな
る。
この場合、前記処理時間ｔ、とサイクルタイムｔｓｃと
の関係は、常にｔｓａ＞ｔｐが成シ立つようにｔ。
の関係は、常にｔｓａ＞ｔｐが成シ立つようにｔ。
に応じてｔｓａを設定しておけばよく、ｔ、が小さいよ
うな処理では最小のｔｓｃ″″Ｃ動作させることができ
る。
うな処理では最小のｔｓｃ″″Ｃ動作させることができ
る。
上記実施例のダイナミックＲＡＭによれば、スタティッ
ク・カラム動作における最抑のサイクルと最後のサイク
ルとでは１つのデータだけを処理する（最初のサイクル
Ｉではカラム１からデータ１の読み出しのみであシ、最
後のサイクルｎではカラムｎからデータｎ’ｌ！み出す
が、それに対する処理は含まれない）が、大部分のサイ
クルを占める残りのサイクルそれぞれではｌサイクルで
読み出しおよび書き込みを処理することができるので、
結局、サイクルタイムはスタティック・カラムモードの
サイクルタイムｔ、。で済む。したがって、従来例に比
べてデータ読み出し→処理→データ書き込みの一連の動
作を２〜３倍高速に行なうことができる。しかも、これ
に伴なりハードウェアの増加は、１つのカラムに対して
省き込みゲート、ラッチ回路を各１個設けると共に、こ
れらに共通に書き込みデータバス、ラッチ制御線ｔ−設
ける程度であシ、チップ面積の増大は極く僅かで済む。
ク・カラム動作における最抑のサイクルと最後のサイク
ルとでは１つのデータだけを処理する（最初のサイクル
Ｉではカラム１からデータ１の読み出しのみであシ、最
後のサイクルｎではカラムｎからデータｎ’ｌ！み出す
が、それに対する処理は含まれない）が、大部分のサイ
クルを占める残りのサイクルそれぞれではｌサイクルで
読み出しおよび書き込みを処理することができるので、
結局、サイクルタイムはスタティック・カラムモードの
サイクルタイムｔ、。で済む。したがって、従来例に比
べてデータ読み出し→処理→データ書き込みの一連の動
作を２〜３倍高速に行なうことができる。しかも、これ
に伴なりハードウェアの増加は、１つのカラムに対して
省き込みゲート、ラッチ回路を各１個設けると共に、こ
れらに共通に書き込みデータバス、ラッチ制御線ｔ−設
ける程度であシ、チップ面積の増大は極く僅かで済む。
なお、上記ダイナミックＲＡＭにおいて、通常のランダ
ム・アクセスモードで動作させるときには前記書き込み
ゲート、ラッチ回路を非動作状態にして入／出力パスト
！’・・・を用いて書き込み／読み出しを行なう。
ム・アクセスモードで動作させるときには前記書き込み
ゲート、ラッチ回路を非動作状態にして入／出力パスト
！’・・・を用いて書き込み／読み出しを行なう。
なお、本発明は上記実施例のようなメモリ集積回路に限
らず、メモリとメモリ以外の論理回路とが同一チップ上
に形成されたオンチップメモリにも適用可能である。
らず、メモリとメモリ以外の論理回路とが同一チップ上
に形成されたオンチップメモリにも適用可能である。
［発明の効果］
上述したように本発明のダイナミックメモリは、スタテ
ィックφカラムモードにおけるメモリ読み出し→読み出
しデータ処理→処理データのメモＩＪ ９き込みの一連
の動作を効率良く高速て実行でき、しかもハードウエノ
・の増加が少なく、チップ面積の増大は極く僅かで済む
。したがりて、パイプラインなど【よシ高速に画像デー
タなどを処理する場合に使用される大容量のダイナミッ
クＲＡＭに本発明を適用すれば極めて有効である。
ィックφカラムモードにおけるメモリ読み出し→読み出
しデータ処理→処理データのメモＩＪ ９き込みの一連
の動作を効率良く高速て実行でき、しかもハードウエノ
・の増加が少なく、チップ面積の増大は極く僅かで済む
。したがりて、パイプラインなど【よシ高速に画像デー
タなどを処理する場合に使用される大容量のダイナミッ
クＲＡＭに本発明を適用すれば極めて有効である。
第１図は本発明のダイナミックメモリの一実施例の一部
を示す構成説明図、第２図は第１図のメモリにおけるス
タティック・カラムモードでの読み出し、書き込み動作
を示すタイミング図、第３図および第４図はそれぞれ従
来のダイナミックメモリにおける相異なるスタティック
・カラムモードでの動作を示すタイミング図である。 １・・・メモリセルアレイ、２・・・人／出力ゲート、
３・・・入／出力パス、４・・・カラムデコーダ、５・
・・書き込みゲート、６・・・書き込みデータバス、７
・・・ラッチ回路、８・・・ラッチ制御線。
を示す構成説明図、第２図は第１図のメモリにおけるス
タティック・カラムモードでの読み出し、書き込み動作
を示すタイミング図、第３図および第４図はそれぞれ従
来のダイナミックメモリにおける相異なるスタティック
・カラムモードでの動作を示すタイミング図である。 １・・・メモリセルアレイ、２・・・人／出力ゲート、
３・・・入／出力パス、４・・・カラムデコーダ、５・
・・書き込みゲート、６・・・書き込みデータバス、７
・・・ラッチ回路、８・・・ラッチ制御線。
Claims (1)
- ローアドレスが一定のままでカラムアドレスを一定のサ
イクルタイムをｔ＿ｓ＿ｃで複数回変化させるスタティ
ック・カラムモードを有するダイナミックメモリにおい
て、メモリセルアレイの各カラムに入／出力ゲートとは
別に書き込みゲートを介して書き込みデータバスを接続
し、スタティック・カラムモードの各サイクル毎に前記
入／出力ゲートを選択して読み出し可能に制御するとき
のカラムデコーダ出力をラッチすると共に、上記各サイ
クルのうち第２番目以降のサイクルでは１サイクル前に
ラッチしたカラムデコーダ出力により前記書き込みゲー
トを選択して書き込み可能に制御するラッチ回路を設け
てなることを特徴とするダイナミックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231859A JPS6386191A (ja) | 1986-09-30 | 1986-09-30 | ダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231859A JPS6386191A (ja) | 1986-09-30 | 1986-09-30 | ダイナミツクメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6386191A true JPS6386191A (ja) | 1988-04-16 |
| JPH0514359B2 JPH0514359B2 (ja) | 1993-02-24 |
Family
ID=16930135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231859A Granted JPS6386191A (ja) | 1986-09-30 | 1986-09-30 | ダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386191A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223091A (ja) * | 1988-10-28 | 1990-09-05 | Apollo Computer Inc | コンピュータメモリシステム |
| JPH04216394A (ja) * | 1990-12-14 | 1992-08-06 | Toshiba Corp | 半導体記憶装置 |
| JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
| JP2004335091A (ja) * | 2003-05-07 | 2004-11-25 | Samsung Electronics Co Ltd | 一つのパッドを通じてデータを同時に入出力するための半導体装置及び方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995660A (ja) * | 1982-11-22 | 1984-06-01 | Nec Corp | デ−タ処理装置 |
-
1986
- 1986-09-30 JP JP61231859A patent/JPS6386191A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5995660A (ja) * | 1982-11-22 | 1984-06-01 | Nec Corp | デ−タ処理装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02223091A (ja) * | 1988-10-28 | 1990-09-05 | Apollo Computer Inc | コンピュータメモリシステム |
| JPH04216394A (ja) * | 1990-12-14 | 1992-08-06 | Toshiba Corp | 半導体記憶装置 |
| JP2000076845A (ja) * | 1998-08-28 | 2000-03-14 | Sony Corp | 記憶装置および記憶装置の制御方法 |
| JP2004335091A (ja) * | 2003-05-07 | 2004-11-25 | Samsung Electronics Co Ltd | 一つのパッドを通じてデータを同時に入出力するための半導体装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514359B2 (ja) | 1993-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |