JPS60261216A - マルチプレクサ - Google Patents
マルチプレクサInfo
- Publication number
- JPS60261216A JPS60261216A JP59118526A JP11852684A JPS60261216A JP S60261216 A JPS60261216 A JP S60261216A JP 59118526 A JP59118526 A JP 59118526A JP 11852684 A JP11852684 A JP 11852684A JP S60261216 A JPS60261216 A JP S60261216A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- multiplexer
- channel
- inverter
- trs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は０ＭＯ８）ランジスタ構成のマルチプレクサに
関し、特に・少数のトランジスタで構成でき、直流電流
の流れないマルチプレクサに関するものであり、ＣＭＯ
Ｓディジタル集積回路に使用して極めて高い効果を発揮
するものである○従来例の構成とその問題点 第１図に０ＭＯ８構成のマルチプレクサの第１の従来例
を示す。１はＣＭＯＳトランジスタ構成のインバータ、
２は同じ（０ＭＯ３構成のＡＮＤ−ＡＮＤ−ＮＯＲゲー
トである。選択信号ＳＥＬがロー・レベル（低論理レベ
ル）のとき第１の入力信号ＤＡが、ＳＥＬがハイ・レベ
ル（高論理し ′ベル）のとき第２の入力信号ＤＢが選
択されて出力Ｑとなる（反転されている）。数多く使用
されている２−１マルチグレクサであるが、トランジス
タ数が１０個（Ｐチャネル５個、Ｎチャネル５個）と多
く、集積回路上では広い面積を必要とする欠点がある。
関し、特に・少数のトランジスタで構成でき、直流電流
の流れないマルチプレクサに関するものであり、ＣＭＯ
Ｓディジタル集積回路に使用して極めて高い効果を発揮
するものである○従来例の構成とその問題点 第１図に０ＭＯ８構成のマルチプレクサの第１の従来例
を示す。１はＣＭＯＳトランジスタ構成のインバータ、
２は同じ（０ＭＯ３構成のＡＮＤ−ＡＮＤ−ＮＯＲゲー
トである。選択信号ＳＥＬがロー・レベル（低論理レベ
ル）のとき第１の入力信号ＤＡが、ＳＥＬがハイ・レベ
ル（高論理し ′ベル）のとき第２の入力信号ＤＢが選
択されて出力Ｑとなる（反転されている）。数多く使用
されている２−１マルチグレクサであるが、トランジス
タ数が１０個（Ｐチャネル５個、Ｎチャネル５個）と多
く、集積回路上では広い面積を必要とする欠点がある。
次に、第２図に第２の従来例を示す。機能は第１図の回
路と全く同様である。３と４はｎチャネルＭＯ８）ラン
ジスタによるトランスファ・ゲートである。５．６１ｉ
それぞれｐチャネル、ｎチャネル・トランジスタであっ
て、バッファ用のインバータを構成している。７はイン
バータである。
路と全く同様である。３と４はｎチャネルＭＯ８）ラン
ジスタによるトランスファ・ゲートである。５．６１ｉ
それぞれｐチャネル、ｎチャネル・トランジスタであっ
て、バッファ用のインバータを構成している。７はイン
バータである。
この回路は、６個のトランジスタで構成され面積は少く
てよいが、トランスファ・ゲート３．４を使用している
ためＡ点に中間電位が生じる。即ち、ＤＡ、ＤＢのうち
選択された方の入力信号がハイ・レベル（ｓＶとする）
であるとき、第２図のＡ点の電位は、基板バイアス効果
のため、５ｖから、ドロップし、室温で３〜４Ｖ程度と
なる。このことは大きなトラブルを招く。つまり、Ａ点
が３〜４Ｖという中間のレベルに留っている間は、トラ
ンジスタ５．６共にオン状態になるため、ｖＤＤから（
ｉｔＮＤにかなシ大きな（〜数ｍＡ）直流電流が流れて
しまう。マルチプレクサを多用するＣＭＯＳディジタル
ＬＳＩの消費電力を激増させることになり、非常に都合
が悪い。
てよいが、トランスファ・ゲート３．４を使用している
ためＡ点に中間電位が生じる。即ち、ＤＡ、ＤＢのうち
選択された方の入力信号がハイ・レベル（ｓＶとする）
であるとき、第２図のＡ点の電位は、基板バイアス効果
のため、５ｖから、ドロップし、室温で３〜４Ｖ程度と
なる。このことは大きなトラブルを招く。つまり、Ａ点
が３〜４Ｖという中間のレベルに留っている間は、トラ
ンジスタ５．６共にオン状態になるため、ｖＤＤから（
ｉｔＮＤにかなシ大きな（〜数ｍＡ）直流電流が流れて
しまう。マルチプレクサを多用するＣＭＯＳディジタル
ＬＳＩの消費電力を激増させることになり、非常に都合
が悪い。
発明の目的
本発明は上述した従来例の欠点を改善すべく成されたも
のでアリ、少数のトランジスタで構成でき、かつ直流電
流の流れないマルチプレクサヲ提供することを目的とす
る。
のでアリ、少数のトランジスタで構成でき、かつ直流電
流の流れないマルチプレクサヲ提供することを目的とす
る。
発明の構成
本発明はｐチャネル・トランジスタとｎチャネルトラン
ジスタのトランスファ・ゲートの出力を、たすきかけ接
続された２個のインバータ（クリップ・フロップの構成
）の一方の入力に供給することによって、上記目的のマ
ルチプレクサを実現するものである。
ジスタのトランスファ・ゲートの出力を、たすきかけ接
続された２個のインバータ（クリップ・フロップの構成
）の一方の入力に供給することによって、上記目的のマ
ルチプレクサを実現するものである。
実施例の説明
第３図に本発明の実施例を示す。８，１６，１２・はｐ
チャネルＭＯ８）ランジスタであシ、９，１１゜１３は
ｎチャネルＭＯ，Ｓトランジスタである。矢印はソース
電極であることを表わす。１２と１３とで出カバｙファ
用のインバータを構成している。
チャネルＭＯ８）ランジスタであシ、９，１１゜１３は
ｎチャネルＭＯ，Ｓトランジスタである。矢印はソース
電極であることを表わす。１２と１３とで出カバｙファ
用のインバータを構成している。
また、１０と１１とでインバータを構成し、１２と１３
とから成るインバータと共にフリップ・フロップを構成
している。選択信号ＳＥＬがロー・レベルのとき第１の
入力信号ＤＡが、逆にＳＥＬがハイ・レベルのとき第２
の入力信号ＤＢが選択されて出力Ｑとなる（反転されて
いる）。トランジスタ１００オン抵抗は、このマルチプ
レクサをドライブするｎチャネル・トランジスタ（図示
せず）のオン抵抗やトランジスタ８．９のオン抵抗に比
べて十分高く設定しである。同様にトランジスタ１１の
オン抵抗は、このマルチプレクサをドライブするｐチャ
ネル・トランジスタ（図示せず）のオン抵抗やトランジ
スタ８．９のオン抵抗に比べて十分に高く設定しである
。また２つのインバータ（１０と１１）、（１２，１３
）の回路閾値’Ｉｌｌ圧ＶｔｈｃＵ約ｖＤＤ／／２、即
ちＶＤＤ＝５ Ｖ（Ｄとき約２．５Ｖに設定しである。
とから成るインバータと共にフリップ・フロップを構成
している。選択信号ＳＥＬがロー・レベルのとき第１の
入力信号ＤＡが、逆にＳＥＬがハイ・レベルのとき第２
の入力信号ＤＢが選択されて出力Ｑとなる（反転されて
いる）。トランジスタ１００オン抵抗は、このマルチプ
レクサをドライブするｎチャネル・トランジスタ（図示
せず）のオン抵抗やトランジスタ８．９のオン抵抗に比
べて十分高く設定しである。同様にトランジスタ１１の
オン抵抗は、このマルチプレクサをドライブするｐチャ
ネル・トランジスタ（図示せず）のオン抵抗やトランジ
スタ８．９のオン抵抗に比べて十分に高く設定しである
。また２つのインバータ（１０と１１）、（１２，１３
）の回路閾値’Ｉｌｌ圧ＶｔｈｃＵ約ｖＤＤ／／２、即
ちＶＤＤ＝５ Ｖ（Ｄとき約２．５Ｖに設定しである。
次に動作について説明する。
Ｑがロー・レベル、ＳＥＬがハイ・レベルノ第１の場合
、即ち、トランジスタ９，１０．１３がオンのとき、Ｄ
Ｂにロー・レベルの信号が入力した場合、トランジスタ
１ｏのオン抵抗が十分大きいため、Ｂ点の電位はｖｔｈ
ｃ を十分下回り、「７リツプ・フロップ」（１０〜１
３）の正帰還がかかって急速にＱがハイ・レベルとなる
。Ｑがハイ・レベル、ＳＥＬがロー゛・レベルの第２の
場合、即ち、トランジスタ８，１１．１２がオンのとき
、ＤＡにハイ・レベルの信号が入力した場合、トランジ
スタ１１のオン抵抗が十分に大きいため、Ｂ点の電位は
ｖｔｈｏを十分上回り、フＩＪ 、プ・フロップの正帰
還のため急速にＱがロー・レベルに遷移する。次に、Ｑ
、ＳＥＬ共にハイ・レベルの第３の場合、即ち、トラン
ジスタ９，１１．１２がオンのとき、ＤＢにハイ・レベ
ルの信号が入力した場合、トランジスタ１１のオン抵抗
が十分大きいため、Ｂ点の電位はｖｔｈｅ を十分に上
回り、７リツプ・フロップの正帰還のため急速にＱがロ
ー・レベルに遷移する。同様に、Ｑ、ＳＥＬが共に口−
・レベルの第４の場合、即ち、トランジスタ８゜１０．
１３がオンのとき、ＤＡにロー・レベルの信号が入力し
た場合、トランジスタ１０のオン抵抗が十分太きいため
、Ｂ点電位はｖｔｈｃを十分下回り、急速にＱがハイ・
レベルに遷移する。
、即ち、トランジスタ９，１０．１３がオンのとき、Ｄ
Ｂにロー・レベルの信号が入力した場合、トランジスタ
１ｏのオン抵抗が十分大きいため、Ｂ点の電位はｖｔｈ
ｃ を十分下回り、「７リツプ・フロップ」（１０〜１
３）の正帰還がかかって急速にＱがハイ・レベルとなる
。Ｑがハイ・レベル、ＳＥＬがロー゛・レベルの第２の
場合、即ち、トランジスタ８，１１．１２がオンのとき
、ＤＡにハイ・レベルの信号が入力した場合、トランジ
スタ１１のオン抵抗が十分に大きいため、Ｂ点の電位は
ｖｔｈｏを十分上回り、フＩＪ 、プ・フロップの正帰
還のため急速にＱがロー・レベルに遷移する。次に、Ｑ
、ＳＥＬ共にハイ・レベルの第３の場合、即ち、トラン
ジスタ９，１１．１２がオンのとき、ＤＢにハイ・レベ
ルの信号が入力した場合、トランジスタ１１のオン抵抗
が十分大きいため、Ｂ点の電位はｖｔｈｅ を十分に上
回り、７リツプ・フロップの正帰還のため急速にＱがロ
ー・レベルに遷移する。同様に、Ｑ、ＳＥＬが共に口−
・レベルの第４の場合、即ち、トランジスタ８゜１０．
１３がオンのとき、ＤＡにロー・レベルの信号が入力し
た場合、トランジスタ１０のオン抵抗が十分太きいため
、Ｂ点電位はｖｔｈｃを十分下回り、急速にＱがハイ・
レベルに遷移する。
さて、第３．第４の場合に、それぞれトランジスタ９，
８に基板バイアス効果がかかり、トランジスタ１０．１
１が無いとしたときＢ点の電位は３〜４ｖ、２〜１ｖ程
度（ｖＤＤ＝５ｖとする）となり、相当量の直流電流が
流れてしまうところであるが、トランジスタ１０．１１
がプルアップ、プルダウンの働きをするため、Ｂ点の電
位は５Ｖ、ＯＶに迄到達する。従って、上述のトラブル
が生じ得ない。
８に基板バイアス効果がかかり、トランジスタ１０．１
１が無いとしたときＢ点の電位は３〜４ｖ、２〜１ｖ程
度（ｖＤＤ＝５ｖとする）となり、相当量の直流電流が
流れてしまうところであるが、トランジスタ１０．１１
がプルアップ、プルダウンの働きをするため、Ｂ点の電
位は５Ｖ、ＯＶに迄到達する。従って、上述のトラブル
が生じ得ない。
発明の効果
以上述べたように、本発明によれば、少数のトランジス
タ数で構成でき、直流電流の流れないＣＭＯＳマルチプ
レクサを実現することができ、ＣＭＯ９ディジタル集積
回路に使用して極めて価値の高いものである。
タ数で構成でき、直流電流の流れないＣＭＯＳマルチプ
レクサを実現することができ、ＣＭＯ９ディジタル集積
回路に使用して極めて価値の高いものである。
第１図はマルチプレクサの第１の従来例を示す回路図、
第２図はマルチプレクサの第２の従来例を示す具体的回
路図、第３図は本発明の一実施例を示すマルチプレクサ
の具体的回路図である。 １２．１３・・・・・第１のインバータ、１０．１１・
・・・・・第２のインバータ、８・・・・・ｐチャネル
ＭＯＳトランジスタ、９・・・・・ｎチャネルＭＯ８）
ランジスタ、ＤＡ・・・・・第１の入力信号、ＤＢ・・
・・・第２の入力信号、ＳＥＬ ・・・選択信号、Ｑ・
・・・・・出力信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名）Ｌ １ヰ ＥＬ □ 刈−〇 ンｐ ６ Ｌ。
第２図はマルチプレクサの第２の従来例を示す具体的回
路図、第３図は本発明の一実施例を示すマルチプレクサ
の具体的回路図である。 １２．１３・・・・・第１のインバータ、１０．１１・
・・・・・第２のインバータ、８・・・・・ｐチャネル
ＭＯＳトランジスタ、９・・・・・ｎチャネルＭＯ８）
ランジスタ、ＤＡ・・・・・第１の入力信号、ＤＢ・・
・・・第２の入力信号、ＳＥＬ ・・・選択信号、Ｑ・
・・・・・出力信号。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名）Ｌ １ヰ ＥＬ □ 刈−〇 ンｐ ６ Ｌ。
Claims (2)
- （１）第１のインバータと、入力が上記第１のインバー
タの出力に接続され、出力が上記第１のインバータの入
力に接続された相補型ＭＯ８）ランジスタ構成の第２の
インバータと、ドレインが上記第１のインバータの入力
に接続されたＰチャネルＭＯ３）ランジスタと、ドレイ
ンが上記第１のインバータの入力に接続されたＮチャネ
ルＭＯ３’）ランジスタとを具備し、上記ＰチャネルＭ
Ｏ８）ランジスタのソースに第１の入力信号を印加し、
上記ＮチャネルＭ−Ｏ８）ランジスタのソースに第２の
入力信号を印加し、上記ＰチャネルＭＯ３）ランジスタ
のゲートと上記ＮチャネルＭＯＳトランジスタのゲート
とに選択信号を印加して、上記第１のインバータの出力
に選択された出力信号を得ることを特徴とするマルチプ
レクサ。 - （２）第２のインバータが、オン抵抗の比較的太きいＰ
チャネルＭＯ３）ランジスタとＮチャネルＭＯ８）ラン
ジスタとで構成されていることを特徴とする特許請求の
範囲第１項記載のマルチプレクサ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118526A JPS60261216A (ja) | 1984-06-08 | 1984-06-08 | マルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118526A JPS60261216A (ja) | 1984-06-08 | 1984-06-08 | マルチプレクサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60261216A true JPS60261216A (ja) | 1985-12-24 |
Family
ID=14738785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59118526A Pending JPS60261216A (ja) | 1984-06-08 | 1984-06-08 | マルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261216A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028768A1 (en) * | 1994-04-14 | 1995-10-26 | Credence Systems Corp | Multiplexing latch |
| US5689690A (en) * | 1995-09-25 | 1997-11-18 | Credence Systems Corporation | Timing signal generator |
| KR100301429B1 (ko) * | 1998-06-27 | 2001-10-27 | 박종섭 | 멀티플렉서 |
| JP2009034144A (ja) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | 遊技機 |
| JP2009034143A (ja) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | 遊技機 |
-
1984
- 1984-06-08 JP JP59118526A patent/JPS60261216A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995028768A1 (en) * | 1994-04-14 | 1995-10-26 | Credence Systems Corp | Multiplexing latch |
| US5689690A (en) * | 1995-09-25 | 1997-11-18 | Credence Systems Corporation | Timing signal generator |
| KR100301429B1 (ko) * | 1998-06-27 | 2001-10-27 | 박종섭 | 멀티플렉서 |
| JP2009034144A (ja) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | 遊技機 |
| JP2009034143A (ja) * | 2007-07-31 | 2009-02-19 | Sansei R & D:Kk | 遊技機 |
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