JPS60263238A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS60263238A JPS60263238A JP59119703A JP11970384A JPS60263238A JP S60263238 A JPS60263238 A JP S60263238A JP 59119703 A JP59119703 A JP 59119703A JP 11970384 A JP11970384 A JP 11970384A JP S60263238 A JPS60263238 A JP S60263238A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- execution
- buffer
- speed
- executing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に係り、詳しくは複数のプロセス
を多重処理するために、主メモリとプロセッサ（命令実
行部）間にプロセスに対応した高速バッファを設けた情
報処理装置に関する。
を多重処理するために、主メモリとプロセッサ（命令実
行部）間にプロセスに対応した高速バッファを設けた情
報処理装置に関する。
従来、高速バッファを持つ処理装置においては、主メモ
リに格納されたプログラムを実行する場合、一旦高速バ
ッファメモリにプログラムを引き上げて実行することに
より、プロセッサと高速バッファメモリの素子速度のマ
ツチングをとって命令の実行速度を上げていた。
リに格納されたプログラムを実行する場合、一旦高速バ
ッファメモリにプログラムを引き上げて実行することに
より、プロセッサと高速バッファメモリの素子速度のマ
ツチングをとって命令の実行速度を上げていた。
第２図は従来の高速バッファメモリを持つ処理装置を示
す図である。第２図において、７はプロ・セッサで、演
算回路、レジスタ群等からなる命令実行部８．高速バッ
ファメモリ９から構成される。
す図である。第２図において、７はプロ・セッサで、演
算回路、レジスタ群等からなる命令実行部８．高速バッ
ファメモリ９から構成される。
プロセッサ７はアドレスバス、データバス等からなる外
部バス２を介してプログラム、データを格納する主メモ
リ６に接続される。
部バス２を介してプログラム、データを格納する主メモ
リ６に接続される。
プログラムを実行する場合、高速バッファを持たない処
理装置では、命令実行部が主メモリから命令をフェッチ
して来て命令を実行するが、第２図の高速バッファを持
つ処理装置では、命令実行部８が高速バッファメモリ９
から命令をフェッチして命令を実行する。すなわち、命
令実行部８がスタート時にエントリされる主メモリ６の
プログラムを高速バッファメモリ９のサイズ分だけ、高
速バッファメモリ９に読込んで命令を逐次実行する。こ
のようにして命令を実行して行くが、命令実行の途中で
ジャンプ命令等の分岐条件に遭遇し。
理装置では、命令実行部が主メモリから命令をフェッチ
して来て命令を実行するが、第２図の高速バッファを持
つ処理装置では、命令実行部８が高速バッファメモリ９
から命令をフェッチして命令を実行する。すなわち、命
令実行部８がスタート時にエントリされる主メモリ６の
プログラムを高速バッファメモリ９のサイズ分だけ、高
速バッファメモリ９に読込んで命令を逐次実行する。こ
のようにして命令を実行して行くが、命令実行の途中で
ジャンプ命令等の分岐条件に遭遇し。
その分岐先が主メモリ６のプログラムの場合は、その分
岐先から高速バッファメモリ９に読込んで命令を実行す
る。
岐先から高速バッファメモリ９に読込んで命令を実行す
る。
（従来の問題点）
従来のこの種の高速バッファメモリを持つ処理装置は、
分岐条件の少ない単一処理のプログラムを実行する上で
は命令の実行速度を上げることができる。しかし、複数
のプロセスを取扱いしかもプロセスの切替えが頻繁であ
る多重処理（たとえば、多数の電話機から処理要求を受
ける交換機の！ 交換処理など）では、プロセスの切替
えが分岐条件に相当し、そのため命令の実行速度が上が
らず、高速バッファメモリを設けた効果が得られないと
いった欠点があった。
分岐条件の少ない単一処理のプログラムを実行する上で
は命令の実行速度を上げることができる。しかし、複数
のプロセスを取扱いしかもプロセスの切替えが頻繁であ
る多重処理（たとえば、多数の電話機から処理要求を受
ける交換機の！ 交換処理など）では、プロセスの切替
えが分岐条件に相当し、そのため命令の実行速度が上が
らず、高速バッファメモリを設けた効果が得られないと
いった欠点があった。
本発明の目的は複数のプロセスの多重処理を効率的に処
理する情報処理装置を提供することにある。
理する情報処理装置を提供することにある。
本発明は、高速命令バッファを複数面備え、プロセスを
実行する命令実行部とは独立に実行待ちキューを制御し
、プロセスの実行に先立って高速命令バッファに命令セ
ットを転送し、実行することにより上記目的を達成する
。
実行する命令実行部とは独立に実行待ちキューを制御し
、プロセスの実行に先立って高速命令バッファに命令セ
ットを転送し、実行することにより上記目的を達成する
。
第１図は本発明の一実施例を示す。第１図において、１
は命令実行部、２はプロセス対応の高速バッファメモリ
を示し、外部バス２によって接続されている。４はプロ
セスの実行待ちキューを制御する高速バッファメモリ制
御部、６は主メモリ、５は外部バスである。高速バッフ
ァメモリ制御部４は実行待ちにあるプロセスのキューを
制御し、主メモリ６上にあるそのプロセスの命令セット
を高速バッファメモリ３に転送する。
は命令実行部、２はプロセス対応の高速バッファメモリ
を示し、外部バス２によって接続されている。４はプロ
セスの実行待ちキューを制御する高速バッファメモリ制
御部、６は主メモリ、５は外部バスである。高速バッフ
ァメモリ制御部４は実行待ちにあるプロセスのキューを
制御し、主メモリ６上にあるそのプロセスの命令セット
を高速バッファメモリ３に転送する。
第３図は高速バッファメモリ３の構成を示す。
高速バッファメモリ３はｎ面のバッファとそのバッファ
の空塞表示からなり、待ち状態にあったある一つのプロ
セスの命令セットが主メモリから高速バッファメモリ３
のあるバッファに転送され、実行可能状態とされる。同
時に空塞表示は塞りを示すようにされる。
の空塞表示からなり、待ち状態にあったある一つのプロ
セスの命令セットが主メモリから高速バッファメモリ３
のあるバッファに転送され、実行可能状態とされる。同
時に空塞表示は塞りを示すようにされる。
多重処理において、独立な制御のもとて並列的に処理さ
れる対象（プロセス）の実行はプロセス実体を使用して
進行する。例えば交換処理などの多重処理では複数の呼
を独立な制御により並列に処理するため、プロセス実体
は呼の発生ごとに生成され、呼の処理時に消滅する。プ
ロセス実体は第５図に１４として示すごとく、そのプロ
セスの実行および状態を管理するプロセスコントロール
ブック（ＰＣＢ）１５と、実行中に使用するローカルデ
ータをスタック方式で゛格納するワークエリアＩ６から
なる。ＰＣＢ １５は図示するようにリンク情報、プロ
セスの状態表示、プロセス中断時の退避情報エリア、ワ
ークエリアに関するワークエリア情報等を有する。複数
のプロセスは、それぞれが持つＰＣＢの情報により多重
的に実行される。
れる対象（プロセス）の実行はプロセス実体を使用して
進行する。例えば交換処理などの多重処理では複数の呼
を独立な制御により並列に処理するため、プロセス実体
は呼の発生ごとに生成され、呼の処理時に消滅する。プ
ロセス実体は第５図に１４として示すごとく、そのプロ
セスの実行および状態を管理するプロセスコントロール
ブック（ＰＣＢ）１５と、実行中に使用するローカルデ
ータをスタック方式で゛格納するワークエリアＩ６から
なる。ＰＣＢ １５は図示するようにリンク情報、プロ
セスの状態表示、プロセス中断時の退避情報エリア、ワ
ークエリアに関するワークエリア情報等を有する。複数
のプロセスは、それぞれが持つＰＣＢの情報により多重
的に実行される。
複数のプロセスを矛盾なく多重処理するためには、プロ
セス間の同期、排他機能などが必要となり、実行中のプ
ロセスを中断、停止することがあるため、プロセスには
実行（状態１）、停止（状態２）、実行待ち（状態３）
の３つの状態が存在し、第４図に示した状態遷移を行う
。停止と実行待ちの２つの状態ではキュー制御によりプ
ロセスを管理する。生成されたプロセスはまず実行待ち
キューに登録され、状態１にあるプロセスの実行終了（
消滅）もしくは状態２，３への遷移により状態ｌに移る
。
セス間の同期、排他機能などが必要となり、実行中のプ
ロセスを中断、停止することがあるため、プロセスには
実行（状態１）、停止（状態２）、実行待ち（状態３）
の３つの状態が存在し、第４図に示した状態遷移を行う
。停止と実行待ちの２つの状態ではキュー制御によりプ
ロセスを管理する。生成されたプロセスはまず実行待ち
キューに登録され、状態１にあるプロセスの実行終了（
消滅）もしくは状態２，３への遷移により状態ｌに移る
。
実行待ちキューは第５図に示すごとく、チェーン構造を
なしている。実行待ちのプロセスに対応したＰ−ＣＢ１
５は他の実行待ちのプロセスのリンク情報として次につ
ながれたプロセスのＰＣＢを指すポインタをもつ。よっ
て実行待ちのプロセスはＰＣＢのリンクをたどって予め
知ることができ、第５図は主メモリ上の共有の命令セッ
ト１７に対して複数のプロセスがキューをなしている様
子を示す。
なしている。実行待ちのプロセスに対応したＰ−ＣＢ１
５は他の実行待ちのプロセスのリンク情報として次につ
ながれたプロセスのＰＣＢを指すポインタをもつ。よっ
て実行待ちのプロセスはＰＣＢのリンクをたどって予め
知ることができ、第５図は主メモリ上の共有の命令セッ
ト１７に対して複数のプロセスがキューをなしている様
子を示す。
第６図は状態遷移とハードウェアを対応付で本発明の実
施例を示した図である。図において、命令実行部１はレ
ジスタ群２３、演算器２４、高速バッファメモリ３から
読出した命令がセットされる命令レジスタ２０．マイク
ロプログラムシーケンサ２１、制御メモリ２２などから
なることを示す。状態３で実行待ちキューに登録された
プロセスは登録順に実行されるので、キュー情報をたど
ることにより、これから実行すべきプロセスを先行的に
知ることができる。制御部４はキューに登録されたプロ
セスのＰＣＢ １４をみて実行情報を得、これにより対
応した主メモリ６上の命令セットを先頭アドレスあるい
は実行中断アドレスから特定の単位でバッファ３へ転送
する。転送先バラｆ ファには転送前に「空き」 （Ｅ
）が表示され、転送後は「塞り」 （Ｆ）が表示される
。制御部４は実行待ちキューが空きの場合あるいは先取
りバッファが全て塞りの場合を除いて、この転送動作を
行う。第７図にこの制御部４における転送制御のフロー
を示す。
施例を示した図である。図において、命令実行部１はレ
ジスタ群２３、演算器２４、高速バッファメモリ３から
読出した命令がセットされる命令レジスタ２０．マイク
ロプログラムシーケンサ２１、制御メモリ２２などから
なることを示す。状態３で実行待ちキューに登録された
プロセスは登録順に実行されるので、キュー情報をたど
ることにより、これから実行すべきプロセスを先行的に
知ることができる。制御部４はキューに登録されたプロ
セスのＰＣＢ １４をみて実行情報を得、これにより対
応した主メモリ６上の命令セットを先頭アドレスあるい
は実行中断アドレスから特定の単位でバッファ３へ転送
する。転送先バラｆ ファには転送前に「空き」 （Ｅ
）が表示され、転送後は「塞り」 （Ｆ）が表示される
。制御部４は実行待ちキューが空きの場合あるいは先取
りバッファが全て塞りの場合を除いて、この転送動作を
行う。第７図にこの制御部４における転送制御のフロー
を示す。
命令実行部１では高速バッファメモリ３で塞り表示のあ
るバッファに対するプロセスが真に即時実行可能であり
、これをバッファメモリ３から読出して実行する。第８
図にこのプロセス実行、切り替えのフローを示す。バッ
ファから読出された命令は命令レジスタ２０に取り込ま
れ、解読されて対応したマイクロプログラムのアドレス
を与える。制御メモリ２２から読出されたマイクロプロ
グラムにより演算器２４．レジスタファイル２３などの
ハードウェアリソースを制御し、各命令の動作を行う。
るバッファに対するプロセスが真に即時実行可能であり
、これをバッファメモリ３から読出して実行する。第８
図にこのプロセス実行、切り替えのフローを示す。バッ
ファから読出された命令は命令レジスタ２０に取り込ま
れ、解読されて対応したマイクロプログラムのアドレス
を与える。制御メモリ２２から読出されたマイクロプロ
グラムにより演算器２４．レジスタファイル２３などの
ハードウェアリソースを制御し、各命令の動作を行う。
命令セットの実行中、高速先取リバッファにない命令に
アクセスした場合には、命令実行部１でこれを検出し、
実行プロセスの切替えを行う。すなわち、前実行プロセ
スを中断し、再開に必要な実行状態を表示した情報（Ｐ
ＳＷ）をＰＣＢへ退避して、中断プロセスとして実行待
ちキューへ再登録する。そしてそのバッファを空き表示
とし、次に実行すべきプロセスを決定する。
アクセスした場合には、命令実行部１でこれを検出し、
実行プロセスの切替えを行う。すなわち、前実行プロセ
スを中断し、再開に必要な実行状態を表示した情報（Ｐ
ＳＷ）をＰＣＢへ退避して、中断プロセスとして実行待
ちキューへ再登録する。そしてそのバッファを空き表示
とし、次に実行すべきプロセスを決定する。
上記の実行待ちキューへ再登録された中断プロセスは順
番に従っていずれ命令セットがバッファメモリ３へ転送
され、実行に移される。
番に従っていずれ命令セットがバッファメモリ３へ転送
され、実行に移される。
以上説明したように、複数プロセスを並列に処理する多
重処理システムにおいて、プロセスの状態遷移に実行待
ちキューによる制御を用いる場合には、本発明を実施す
ることで命令実行部から高速な命令アクセスが可能とな
る。本発明では実行すべきプロセスが実行待ちキューに
登録されることを利用して、どのプロセスを実行するか
を予め知る。二とが可能な点と、命令セットを先取リバ
ッファへ先行的に転送しておくことを結びつけて。
重処理システムにおいて、プロセスの状態遷移に実行待
ちキューによる制御を用いる場合には、本発明を実施す
ることで命令実行部から高速な命令アクセスが可能とな
る。本発明では実行すべきプロセスが実行待ちキューに
登録されることを利用して、どのプロセスを実行するか
を予め知る。二とが可能な点と、命令セットを先取リバ
ッファへ先行的に転送しておくことを結びつけて。
高速命令アクセスを実現したことに特徴がある。
また、キュー情報の読み取り、先取リバッファへの転送
、及び実行プロセスの切替え処理は全てハードウェアで
サポートできることから、ユーザはプログラム作成段階
で、プロセスの切替え、中断を意識する必要はない。
、及び実行プロセスの切替え処理は全てハードウェアで
サポートできることから、ユーザはプログラム作成段階
で、プロセスの切替え、中断を意識する必要はない。
第１図は本発明の一実施例を示すブロック図、第２図は
従来例を示すブロック図、第３図は第１図の高速バッフ
ァメモリ３の構成を示す図、第４図はプロセスの状態遷
移を示す図、第５図はプロセス実体の構造と実行待ちキ
ューの構成を示す図。 第６図は状態遷移とハードウェアを対応付けて本発明を
説明する図、第７図は制御部４における転送制御のフロ
ーを示す図、第８図は命令実行部１におけるプロセス実
行、切り替えの制御のフローを示す図である。 ■・・・命令実行部、３・・・高速バッファメモリ。 ４・・・制御部、 ６・・・主メモリ。 第１１ 第２図 第３図 第６図 Ｋ”
従来例を示すブロック図、第３図は第１図の高速バッフ
ァメモリ３の構成を示す図、第４図はプロセスの状態遷
移を示す図、第５図はプロセス実体の構造と実行待ちキ
ューの構成を示す図。 第６図は状態遷移とハードウェアを対応付けて本発明を
説明する図、第７図は制御部４における転送制御のフロ
ーを示す図、第８図は命令実行部１におけるプロセス実
行、切り替えの制御のフローを示す図である。 ■・・・命令実行部、３・・・高速バッファメモリ。 ４・・・制御部、 ６・・・主メモリ。 第１１ 第２図 第３図 第６図 Ｋ”
Claims (1)
- （１）複数のプロセスを多重処理する情報処理装置にお
いて、命令実行部から高速アクセス可能な命令バッファ
を複数面備え、実行待ちキューからプロセスを取出し、
該プロセスに対応する主メモリ上の命令セットを上記命
令バッファの一面に転送し１、上記命令実行部は既に命
令セットが転送されている上記バッファの一面から命令
を読み出して実行し、この実行中に上記バッファにない
命令にアクセスした場合、このプロセスを中断して実行
待ちキューに登録すると共に、上記命令バッファの他の
プロセスのための命令セットによる処理を実行すること
を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59119703A JPS60263238A (ja) | 1984-06-11 | 1984-06-11 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59119703A JPS60263238A (ja) | 1984-06-11 | 1984-06-11 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263238A true JPS60263238A (ja) | 1985-12-26 |
Family
ID=14767989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59119703A Pending JPS60263238A (ja) | 1984-06-11 | 1984-06-11 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263238A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182168A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 演算装置及びその制御方法 |
| WO1998013759A1 (fr) * | 1996-09-27 | 1998-04-02 | Hitachi, Ltd. | Machine de traitement de donnees et systeme de traitement de donnees |
| JP2005100034A (ja) * | 2003-09-24 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 情報処理制御システム |
| JP2007510989A (ja) * | 2003-11-06 | 2007-04-26 | インテル・コーポレーション | 動的キャッシングエンジン命令 |
-
1984
- 1984-06-11 JP JP59119703A patent/JPS60263238A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182168A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | 演算装置及びその制御方法 |
| WO1998013759A1 (fr) * | 1996-09-27 | 1998-04-02 | Hitachi, Ltd. | Machine de traitement de donnees et systeme de traitement de donnees |
| JP2005100034A (ja) * | 2003-09-24 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 情報処理制御システム |
| US8135909B2 (en) | 2003-09-24 | 2012-03-13 | Panasonic Corporation | System for starting a preload of a second program while a first program is executing |
| JP2007510989A (ja) * | 2003-11-06 | 2007-04-26 | インテル・コーポレーション | 動的キャッシングエンジン命令 |
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