JPH052482A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH052482A JPH052482A JP15191391A JP15191391A JPH052482A JP H052482 A JPH052482 A JP H052482A JP 15191391 A JP15191391 A JP 15191391A JP 15191391 A JP15191391 A JP 15191391A JP H052482 A JPH052482 A JP H052482A
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Abstract
(57)【要約】
【目的】 本発明は、データ処理装置に関し、構成の簡
単なスコアボードを有するデータ処理装置を提供するこ
とを目的とする。 【構成】 演算に使用されるオペランドの相互依存関係
をチェックするためのデータ処理装置において、現在実
行中の命令で使用されているソース側レジスタ番号をセ
ットするソース側スコアボード（１０）と、現在実行中
の命令で使用されているディスティネーション側レジス
タ番号をセットするディスティネーション側スコアボー
ド（１２）と、を別個に有するように構成する。
単なスコアボードを有するデータ処理装置を提供するこ
とを目的とする。 【構成】 演算に使用されるオペランドの相互依存関係
をチェックするためのデータ処理装置において、現在実
行中の命令で使用されているソース側レジスタ番号をセ
ットするソース側スコアボード（１０）と、現在実行中
の命令で使用されているディスティネーション側レジス
タ番号をセットするディスティネーション側スコアボー
ド（１２）と、を別個に有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理装置に関す
るものである。スコアボードを有してなるデータ処理装
置は、演算に使用されるオペランドの相互依存関係をチ
ェックし、演算パイプラインの制御を行うために使用さ
れる。ここで、等速度の演算パイプラインが動作してい
る場合には、データ処理装置の構成が簡単であるが、異
なった速度の複数の演算パイプラインが並列に動作する
場合には、スコアボード装置の構成が非常に複雑にな
る。そこで、このような場合にも、データ処理装置の構
成を簡単化することが望まれている。
るものである。スコアボードを有してなるデータ処理装
置は、演算に使用されるオペランドの相互依存関係をチ
ェックし、演算パイプラインの制御を行うために使用さ
れる。ここで、等速度の演算パイプラインが動作してい
る場合には、データ処理装置の構成が簡単であるが、異
なった速度の複数の演算パイプラインが並列に動作する
場合には、スコアボード装置の構成が非常に複雑にな
る。そこで、このような場合にも、データ処理装置の構
成を簡単化することが望まれている。
【０００２】
【従来の技術】各命令で使用されるオペランドを格納す
るレジスタに対する相互依存性をチェックし、演算パイ
プラインを制御するために、データ処理装置が使用され
る。ここで、演算に使用されるオペランド間の相互依存
性には、次の３種類があり、パイプライン・ハザードが
発生する。
るレジスタに対する相互依存性をチェックし、演算パイ
プラインを制御するために、データ処理装置が使用され
る。ここで、演算に使用されるオペランド間の相互依存
性には、次の３種類があり、パイプライン・ハザードが
発生する。
【０００３】ＲＡＷ型依存性（Read After Write）
ＷＡＲ型依存性（Write After Read）
ＷＡＷ型依存性（Write After Write ）
以下、ＲＡＷ型依存性、ＷＡＲ型依存性、ＷＡＷ
型依存性について説明する。
型依存性について説明する。
【０００４】ＲＡＷは次のような演算で発生する。
Ｎ１＋Ｎ２＝Ｎ７…（ａ）
Ｎ７＊Ｎ４＝Ｎ５…（ｂ）
ここで、Ｎｉ（ｉ＝０〜７）は、数値を示し、対応する
演算用レジスタＲＮｉ（ｉ＝０〜７）に格納される。
演算用レジスタＲＮｉ（ｉ＝０〜７）に格納される。
【０００５】（ａ）、（ｂ）の演算を連続して行う場合
には、（ａ）の演算が終了するまで、答えＮ７がレジス
タＲＮ７に書き込まれず、且つ、演算（ｂ）では、前記
レジスタＲＮ７に書き込まれた答えＮ７が使用される。
従って、この場合には、レジスタＲＮ７にＲＡＷ型の依
存性が発生する。
には、（ａ）の演算が終了するまで、答えＮ７がレジス
タＲＮ７に書き込まれず、且つ、演算（ｂ）では、前記
レジスタＲＮ７に書き込まれた答えＮ７が使用される。
従って、この場合には、レジスタＲＮ７にＲＡＷ型の依
存性が発生する。
【０００６】ＷＡＲは次のような演算で発生する。
Ｎ１＊Ｎ７＝Ｎ３…（ｃ）
Ｎ４＋Ｎ５＝Ｎ７…（ｄ）
（ｃ）、（ｄ）の演算を連続して行う場合には、（ｃ）
の演算でレジスタＲＮ７にあるオペランドＮ７が読み出
される以前に、（ｄ）の演算における答えＮ７がレジス
タＲＮ７に書き込まれてはならない。従って、この場合
には、レジスタＲＮ７にＷＡＲ型の依存性が発生する。
の演算でレジスタＲＮ７にあるオペランドＮ７が読み出
される以前に、（ｄ）の演算における答えＮ７がレジス
タＲＮ７に書き込まれてはならない。従って、この場合
には、レジスタＲＮ７にＷＡＲ型の依存性が発生する。
【０００７】ＷＡＷは次のような演算で発生する。
Ｎ１＊Ｎ２＝Ｎ７…（ｅ）
Ｎ４＋Ｎ５＝Ｎ７…（ｆ）
（ｅ）、（ｆ）の演算を連続して行う場合には、（ｅ）
の演算における答えＮ７がレジスタＲＮ７に書き込まれ
る以前に、（ｆ）の演算における答えＮ７がレジスタＲ
Ｎ７に書き込まれてはならない。従って、この場合に
は、レジスタＲＮ７にＷＡＷ型の依存性が発生する。
の演算における答えＮ７がレジスタＲＮ７に書き込まれ
る以前に、（ｆ）の演算における答えＮ７がレジスタＲ
Ｎ７に書き込まれてはならない。従って、この場合に
は、レジスタＲＮ７にＷＡＷ型の依存性が発生する。
【０００８】一般に、上記３種類の相互依存性が存在す
る可能性があるが、演算パイプラインが等速度で動作し
ている場合には、ＷＡＲの依存性及びＷＡＷの依存性は
発生せず、このため、ＲＡＷの依存性のみをチェックす
ればよい。従って、この場合に、レジスタコンクリクト
チェック用のデータ処理装置は、図３に示されるように
簡単である。
る可能性があるが、演算パイプラインが等速度で動作し
ている場合には、ＷＡＲの依存性及びＷＡＷの依存性は
発生せず、このため、ＲＡＷの依存性のみをチェックす
ればよい。従って、この場合に、レジスタコンクリクト
チェック用のデータ処理装置は、図３に示されるように
簡単である。
【０００９】図３は、ＲＡＷ依存性チェック用の従来の
データ処理装置を示し、（Ａ）、（Ｂ）は、それぞれ、
その構成、作用を示す。まず、前記ＲＡＷの演算： Ｎ１＋Ｎ２＝Ｎ７…（ａ） Ｎ７＊Ｎ４＝Ｎ５…（ｂ） を再び引用すると、演算（ａ）において、Ｎ１、Ｎ２は
ソース、Ｎ７はディスティネーションであり、演算
（ｂ）において、Ｎ７、Ｎ４はソース、Ｎ５はディステ
ィネーションである。そして、図３（Ａ）において、デ
ータ処理装置は、スコアボードレジスタＲ０〜Ｒ７を含
み、ディスティネーションｄのセット端子及びリセット
端子と、ソースＳ１、Ｓ２のリード端子を有する。
データ処理装置を示し、（Ａ）、（Ｂ）は、それぞれ、
その構成、作用を示す。まず、前記ＲＡＷの演算： Ｎ１＋Ｎ２＝Ｎ７…（ａ） Ｎ７＊Ｎ４＝Ｎ５…（ｂ） を再び引用すると、演算（ａ）において、Ｎ１、Ｎ２は
ソース、Ｎ７はディスティネーションであり、演算
（ｂ）において、Ｎ７、Ｎ４はソース、Ｎ５はディステ
ィネーションである。そして、図３（Ａ）において、デ
ータ処理装置は、スコアボードレジスタＲ０〜Ｒ７を含
み、ディスティネーションｄのセット端子及びリセット
端子と、ソースＳ１、Ｓ２のリード端子を有する。
【００１０】以下、図３（Ｂ）を参照しながら、ＲＡ
Ｗの演算を説明すると、演算を実行していない場合に
は、全てのスコアボードレジスタＲ０〜Ｒ７は“０”で
あるが、演算（ａ）Ｎ１＋Ｎ２＝Ｎ７を実行している間
には、該演算で使用されるディスティネーションＮ７に
対応するスコアボードレジスタＲ７が“１”にセットさ
れる。従って、ディスティネーションＮ７は、未だ求め
られていないので、次の演算（ｂ）Ｎ７＊Ｎ４＝Ｎ５は
実行されない。
Ｗの演算を説明すると、演算を実行していない場合に
は、全てのスコアボードレジスタＲ０〜Ｒ７は“０”で
あるが、演算（ａ）Ｎ１＋Ｎ２＝Ｎ７を実行している間
には、該演算で使用されるディスティネーションＮ７に
対応するスコアボードレジスタＲ７が“１”にセットさ
れる。従って、ディスティネーションＮ７は、未だ求め
られていないので、次の演算（ｂ）Ｎ７＊Ｎ４＝Ｎ５は
実行されない。
【００１１】その後、演算（ａ）Ｎ１＋Ｎ２＝Ｎ７の実
行が終了してディスティネーションＮ７が求められる
と、ディスティネーションＮ７に対応するスコアボード
レジスタＲ７がクリアされ“０”に戻る。このようにデ
ィスティネーションＮ７が求められてスコアボードレジ
スタＲ７が“０”にクリアされると、該Ｎ７をソースと
して、次の演算（ｂ）Ｎ７＊Ｎ４＝Ｎ５が実行される。
行が終了してディスティネーションＮ７が求められる
と、ディスティネーションＮ７に対応するスコアボード
レジスタＲ７がクリアされ“０”に戻る。このようにデ
ィスティネーションＮ７が求められてスコアボードレジ
スタＲ７が“０”にクリアされると、該Ｎ７をソースと
して、次の演算（ｂ）Ｎ７＊Ｎ４＝Ｎ５が実行される。
【００１２】以上のように、次の演算（ｂ）Ｎ７＊Ｎ４
＝Ｎ５では、該演算（ｂ）のソース側として使用される
Ｎ７に対応するスコアボードレジスタＲ７を読み出して
チェックし、スコアボードレジスタＲ７が“１”から
“０”にクリアされた時点で、演算（ｂ）の実行が開始
されることとなる。
＝Ｎ５では、該演算（ｂ）のソース側として使用される
Ｎ７に対応するスコアボードレジスタＲ７を読み出して
チェックし、スコアボードレジスタＲ７が“１”から
“０”にクリアされた時点で、演算（ｂ）の実行が開始
されることとなる。
【００１３】
【発明が解決しようとする課題】一般の演算命令では、
ソース側レジスタは２個、ディスティネーション側レジ
スタは１個である。そして、上記したような演算パイプ
ラインが等速度で動作している場合には、ＲＡＷの依存
性のみをチェックすればよいので、データ処理装置は、
実行中の命令のディスティネーションｄ（１個）のレジ
スタ番号をセットし、クリアし、次命令のコンクリクト
チェックでは、該ディスティネーションｄ（１個）のレ
ジスタ番号をチェックすればよい。従って、データ処理
装置は、図３に示されるように、セット端子１個、クリ
ア端子１個、リード端子２個を有するように構成するこ
とが可能である。
ソース側レジスタは２個、ディスティネーション側レジ
スタは１個である。そして、上記したような演算パイプ
ラインが等速度で動作している場合には、ＲＡＷの依存
性のみをチェックすればよいので、データ処理装置は、
実行中の命令のディスティネーションｄ（１個）のレジ
スタ番号をセットし、クリアし、次命令のコンクリクト
チェックでは、該ディスティネーションｄ（１個）のレ
ジスタ番号をチェックすればよい。従って、データ処理
装置は、図３に示されるように、セット端子１個、クリ
ア端子１個、リード端子２個を有するように構成するこ
とが可能である。
【００１４】しかしながら、異なった速度を持つ演算パ
イプラインが並列に動作する場合のように、ＲＡＷ依存
性及びＷＡＲ依存性の両方のチェックが必要な場合に
は、データ処理装置は、実行中の命令のソースＳ１、Ｓ
２（２個）及びディスティネーションｄ（１個）の計３
個のレジスタ番号をセットし、クリアし、次命令のコン
クリクトチェックにおいては、該ソースＳ１、Ｓ２（２
個）及びディスティネーションｄ（１個）の計３個のレ
ジスタ番号をチェックする必要がある。従って、データ
処理装置は、図４に示されるように、セット端子３個、
リセット端子３個、リード端子３個を有するように構成
する必要があり、このため、データ処理装置が非常に複
雑になる。
イプラインが並列に動作する場合のように、ＲＡＷ依存
性及びＷＡＲ依存性の両方のチェックが必要な場合に
は、データ処理装置は、実行中の命令のソースＳ１、Ｓ
２（２個）及びディスティネーションｄ（１個）の計３
個のレジスタ番号をセットし、クリアし、次命令のコン
クリクトチェックにおいては、該ソースＳ１、Ｓ２（２
個）及びディスティネーションｄ（１個）の計３個のレ
ジスタ番号をチェックする必要がある。従って、データ
処理装置は、図４に示されるように、セット端子３個、
リセット端子３個、リード端子３個を有するように構成
する必要があり、このため、データ処理装置が非常に複
雑になる。
【００１５】そこで、本発明の目的は、構成の簡単なス
コアボードを有するデータ処理装置を提供することにあ
る。
コアボードを有するデータ処理装置を提供することにあ
る。
【００１６】
【課題を解決するための手段】本発明は、演算に使用さ
れるオペランドの相互依存関係をチェックするためのス
コアボードを有するデータ処理装置であって、現在実行
中の命令で使用されているソース側レジスタ番号をセッ
トするソース側スコアボード（１０）と、現在実行中の
命令で使用されているディスティネーション側レジスタ
番号をセットするディスティネーション側スコアボード
（１２）と、を別個に有することを特徴とする。
れるオペランドの相互依存関係をチェックするためのス
コアボードを有するデータ処理装置であって、現在実行
中の命令で使用されているソース側レジスタ番号をセッ
トするソース側スコアボード（１０）と、現在実行中の
命令で使用されているディスティネーション側レジスタ
番号をセットするディスティネーション側スコアボード
（１２）と、を別個に有することを特徴とする。
【００１７】
【作用】本発明において、ソース側レジスタ番号をソー
ス側スコアボード（１０）にセットし、ディスティネー
ション側レジスタ番号をディスティネーション側スコア
ボード（１２）にセットするようになっており、各スコ
アボードにより、次命令で使用されるレジスタ番号をチ
ェックする。
ス側スコアボード（１０）にセットし、ディスティネー
ション側レジスタ番号をディスティネーション側スコア
ボード（１２）にセットするようになっており、各スコ
アボードにより、次命令で使用されるレジスタ番号をチ
ェックする。
【００１８】
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図１には、本発明の実施例によるデータ処
理装置が示されており、このデータ処理装置は、ＲＡＷ
依存性及びＷＡＲ依存性のチェック用である。
を説明する。図１には、本発明の実施例によるデータ処
理装置が示されており、このデータ処理装置は、ＲＡＷ
依存性及びＷＡＲ依存性のチェック用である。
【００１９】図１（Ａ）において、データ処理装置は、
ソース側スコアボード１０及びディスティネーション側
スコアボード１２を有する。ソース側スコアボード１０
は、現在実行中の命令で使用されているソース側レジス
タ番号（通常１演算当たりＳ１、Ｓ２の２個）をセッ
ト、クリアし、また、ディスティネーション側スコアボ
ード１２は、現在実行中の命令で使用されているディス
ティネーション側レジスタ番号（通常１演算当たりｄの
１個）をセット、クリアする。従って、現在実行中の命
令で使用されているソースＳ１、Ｓ２側レジスタ番号、
ディスティネーションｄ側レジスタ番号は、それぞれ、
ソース側スコアボード１０、ディスティネーション側ス
コアボード１２に別個にセット、リセットされる。
ソース側スコアボード１０及びディスティネーション側
スコアボード１２を有する。ソース側スコアボード１０
は、現在実行中の命令で使用されているソース側レジス
タ番号（通常１演算当たりＳ１、Ｓ２の２個）をセッ
ト、クリアし、また、ディスティネーション側スコアボ
ード１２は、現在実行中の命令で使用されているディス
ティネーション側レジスタ番号（通常１演算当たりｄの
１個）をセット、クリアする。従って、現在実行中の命
令で使用されているソースＳ１、Ｓ２側レジスタ番号、
ディスティネーションｄ側レジスタ番号は、それぞれ、
ソース側スコアボード１０、ディスティネーション側ス
コアボード１２に別個にセット、リセットされる。
【００２０】上記装置において、次命令で使用されるレ
ジスタの依存性をどのようにチェックするかを説明す
る。まず、ＲＡＷ依存性のチェックの際には、次命令で
使用されるソースＳ１、Ｓ２側レジスタ番号を、ディス
ティネーション側スコアボード１２からリードしてチェ
ックする。一方、ＷＡＲ依存性のチェックの際には、次
命令で使用されるディスティネーションｄ側レジスタ番
号を、ソース側スコアボード１０からリードしてチェッ
クする。
ジスタの依存性をどのようにチェックするかを説明す
る。まず、ＲＡＷ依存性のチェックの際には、次命令で
使用されるソースＳ１、Ｓ２側レジスタ番号を、ディス
ティネーション側スコアボード１２からリードしてチェ
ックする。一方、ＷＡＲ依存性のチェックの際には、次
命令で使用されるディスティネーションｄ側レジスタ番
号を、ソース側スコアボード１０からリードしてチェッ
クする。
【００２１】以上のように、図１（Ａ）のデータ処理装
置によれば、ＲＡＷ依存性及びＷＡＲ依存性の両者をチ
ェックすることができる。そして、ディスティネーショ
ン側スコアボード１２では、セット端子１個、クリア端
子１個、リード端子２個であり、また、ソース側スコア
ボード１０では、セット端子２個、クリア端子２個、リ
ード端子１個であり、各スコアボード１０、１２での端
子数が減少するので、データ処理装置の構成が簡略化さ
れる。
置によれば、ＲＡＷ依存性及びＷＡＲ依存性の両者をチ
ェックすることができる。そして、ディスティネーショ
ン側スコアボード１２では、セット端子１個、クリア端
子１個、リード端子２個であり、また、ソース側スコア
ボード１０では、セット端子２個、クリア端子２個、リ
ード端子１個であり、各スコアボード１０、１２での端
子数が減少するので、データ処理装置の構成が簡略化さ
れる。
【００２２】なお、図１（Ａ）のデータ処理装置では、
ソース側スコアボード１０を１個だけ設けているが、ソ
ースの数だけソース側スコアボードを設けてもよい。例
えば、ソースがＳ１〜Ｓｎのｎ個である場合には、図１
（Ｂ）に示されるように、ソース側スコアボードをソー
スＳ１用スコアボード１０−１〜ソースＳｎ用スコアボ
ード１０−ｎにより構成することができる。なお、ディ
スティネーション側スコアボード１２は、図１（Ａ）の
場合と同様に、１個である。そして、スコアボード１０
−１からのリードｄ〜スコアボード１０−ｎからのリー
ドｄ、及び、スコアボード１２からのリードｄは、オア
ゲートを介して読み出されるようにしてもよい。
ソース側スコアボード１０を１個だけ設けているが、ソ
ースの数だけソース側スコアボードを設けてもよい。例
えば、ソースがＳ１〜Ｓｎのｎ個である場合には、図１
（Ｂ）に示されるように、ソース側スコアボードをソー
スＳ１用スコアボード１０−１〜ソースＳｎ用スコアボ
ード１０−ｎにより構成することができる。なお、ディ
スティネーション側スコアボード１２は、図１（Ａ）の
場合と同様に、１個である。そして、スコアボード１０
−１からのリードｄ〜スコアボード１０−ｎからのリー
ドｄ、及び、スコアボード１２からのリードｄは、オア
ゲートを介して読み出されるようにしてもよい。
【００２３】次に、図２には、本発明の他の実施例によ
るデータ処理装置が示されており、このデータ処理装置
は、ＷＡＷを含む（ＲＡＷ、ＷＡＲ、ＷＡＷ依存性）依
存性のチェック用である。
るデータ処理装置が示されており、このデータ処理装置
は、ＷＡＷを含む（ＲＡＷ、ＷＡＲ、ＷＡＷ依存性）依
存性のチェック用である。
【００２４】図２において、データ処理装置は、ソース
側スコアボード１０及びディスティネーション側スコア
ボード１２を有する。ソース側スコアボード１０では、
現在実行中の命令で使用されているソースＳ１、Ｓ２側
レジスタ番号がセットし、クリアされ、また、ディステ
ィネーション側スコアボード１２では、現在実行中の命
令で使用されているディスティネーションｄ側レジスタ
番号がセットし、クリアされる。そして、スコアボード
１２は、リード端子を３個有し、次命令で使用されるソ
ースＳ１、Ｓ２及びディスティネーションｄ側レジスタ
番号をリード可能である。また、スコアボード１０はリ
ード端子を１個有し、次命令で使用されるディスティネ
ーションｄ側レジスタ番号をリード可能である。
側スコアボード１０及びディスティネーション側スコア
ボード１２を有する。ソース側スコアボード１０では、
現在実行中の命令で使用されているソースＳ１、Ｓ２側
レジスタ番号がセットし、クリアされ、また、ディステ
ィネーション側スコアボード１２では、現在実行中の命
令で使用されているディスティネーションｄ側レジスタ
番号がセットし、クリアされる。そして、スコアボード
１２は、リード端子を３個有し、次命令で使用されるソ
ースＳ１、Ｓ２及びディスティネーションｄ側レジスタ
番号をリード可能である。また、スコアボード１０はリ
ード端子を１個有し、次命令で使用されるディスティネ
ーションｄ側レジスタ番号をリード可能である。
【００２５】上記データ処理装置において、ＷＡＷ依存
性のチェックの際に、次命令で使用されるソースＳ１、
Ｓ２側レジスタ番号は、スコアボード１２からリードさ
れてチェックされ、更に、次命令で使用されるディステ
ィネーションｄ側レジスタ番号は、両スコアボード１
０、、１２からリードされてチェックされる。
性のチェックの際に、次命令で使用されるソースＳ１、
Ｓ２側レジスタ番号は、スコアボード１２からリードさ
れてチェックされ、更に、次命令で使用されるディステ
ィネーションｄ側レジスタ番号は、両スコアボード１
０、、１２からリードされてチェックされる。
【００２６】以上のように、図２のデータ処理装置によ
ればＷＡＷを含む依存性をチェックすることができる。
そして、ディスティネーション側スコアボード１２で
は、セット端子１個、クリア端子１個、リード端子３個
であり、また、ソース側スコアボード１０では、セット
端子２個、クリア端子２個、リード端子１個であり、各
スコアボード１０、１２での端子数の減少により、デー
タ処理装置の構成が簡略化される。
ればＷＡＷを含む依存性をチェックすることができる。
そして、ディスティネーション側スコアボード１２で
は、セット端子１個、クリア端子１個、リード端子３個
であり、また、ソース側スコアボード１０では、セット
端子２個、クリア端子２個、リード端子１個であり、各
スコアボード１０、１２での端子数の減少により、デー
タ処理装置の構成が簡略化される。
【００２７】なお、一般的に、レジスタ部品から構成さ
れるデータ処理装置においては、リード端子は、セット
／クリア端子よりも容易に多ポート化することができ
る。従って、図２においてスコアボード１２のリード端
子を３個にしたとしても、構成の簡略化は維持される。
れるデータ処理装置においては、リード端子は、セット
／クリア端子よりも容易に多ポート化することができ
る。従って、図２においてスコアボード１２のリード端
子を３個にしたとしても、構成の簡略化は維持される。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
ソース側スコアボード及びディスティネーション側スコ
アボードによりデータ処理装置を構成しているので、１
つのスコアボードにおけるセット／クリア端子数を減少
させることができ、これにより、構成の簡略化を達成す
ることができる。
ソース側スコアボード及びディスティネーション側スコ
アボードによりデータ処理装置を構成しているので、１
つのスコアボードにおけるセット／クリア端子数を減少
させることができ、これにより、構成の簡略化を達成す
ることができる。
【図１】本発明の実施例によるデータ処理装置（ＲＡＷ
依存性及びＷＡＲ依存性のチェック用）の構成図であ
り、（Ａ）は、ソース側スコアボードを１個設けた構成
図、（Ｂ）は、ソース側スコアボードをソースの数（ｎ
個）設けた構成図である。
依存性及びＷＡＲ依存性のチェック用）の構成図であ
り、（Ａ）は、ソース側スコアボードを１個設けた構成
図、（Ｂ）は、ソース側スコアボードをソースの数（ｎ
個）設けた構成図である。
【図２】本発明の他の実施例によるデータ処理装置（Ｒ
ＡＷ、ＷＡＲ及び、ＷＡＷ依存性のチェック用）の構成
図である。
ＡＷ、ＷＡＲ及び、ＷＡＷ依存性のチェック用）の構成
図である。
【図３】ＲＡＷ依存性チェック用の従来のデータ処理装
置を示し、（Ａ）は、その構成図、（Ｂ）は、その作用
説明図である。
置を示し、（Ａ）は、その構成図、（Ｂ）は、その作用
説明図である。
【図４】ＲＡＷ依存性及びＷＡＲ依存性チェック用の従
来のデータ処理装置の構成図である。
来のデータ処理装置の構成図である。
１０、１０−１〜１０−ｎ…ソース側スコアボード
１２…ディスティネーション側スコアボード
Claims (3)
- 【請求項１】 演算に使用されるオペランドの相互依存
関係をチェックするためのスコアボードを有するデータ
処理装置であって、現在実行中の命令で使用されている
ソース側レジスタ番号をセットするソース側スコアボー
ド（１０）と、現在実行中の命令で使用されているディ
スティネーション側レジスタ番号をセットするディステ
ィネーション側スコアボード（１２）と、を別個に有す
ることを特徴とするデータ処理装置。 - 【請求項２】 請求項１記載の装置において、前記ディ
スティネーション側スコアボード（１２）により、次命
令で使用されるソース側レジスタ番号をチェックし、前
記ソース側スコアボード（１０）により、次命令で使用
されるディスティネーション側レジスタ番号をチェック
することを特徴とするデータ処理装置。 - 【請求項３】 請求項１記載の装置において、前記ディ
スティネーション側スコアボード（１２）及び前記ソー
ス側スコアボード（１０）の両者により、次命令で使用
されるソース側レジスタ番号をチェックし、前記ディス
ティネーション側スコアボード（１２）及び前記ソース
側スコアボード（１０）の両者により、次命令で使用さ
れるディスティネーション側レジスタ番号をチェックす
ることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191391A JPH052482A (ja) | 1991-06-24 | 1991-06-24 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191391A JPH052482A (ja) | 1991-06-24 | 1991-06-24 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052482A true JPH052482A (ja) | 1993-01-08 |
Family
ID=15528938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15191391A Withdrawn JPH052482A (ja) | 1991-06-24 | 1991-06-24 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052482A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055625A (en) * | 1993-02-16 | 2000-04-25 | Fujitsu Limited | Pipeline computer with a scoreboard control circuit to prevent interference between registers |
| JP2014041422A (ja) * | 2012-08-21 | 2014-03-06 | Fujitsu Ltd | プロセッサ |
| US8797763B2 (en) | 2010-01-29 | 2014-08-05 | Fujitsu Limited | Shield structure for an electronic element and electronic device |
| US9179053B2 (en) | 2011-04-05 | 2015-11-03 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging apparatus and method of producing a solid-state imaging apparatus |
-
1991
- 1991-06-24 JP JP15191391A patent/JPH052482A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6055625A (en) * | 1993-02-16 | 2000-04-25 | Fujitsu Limited | Pipeline computer with a scoreboard control circuit to prevent interference between registers |
| US8797763B2 (en) | 2010-01-29 | 2014-08-05 | Fujitsu Limited | Shield structure for an electronic element and electronic device |
| US9179053B2 (en) | 2011-04-05 | 2015-11-03 | Panasonic Intellectual Property Management Co., Ltd. | Solid-state imaging apparatus and method of producing a solid-state imaging apparatus |
| JP2014041422A (ja) * | 2012-08-21 | 2014-03-06 | Fujitsu Ltd | プロセッサ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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