JPS60263245A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS60263245A JPS60263245A JP59118165A JP11816584A JPS60263245A JP S60263245 A JPS60263245 A JP S60263245A JP 59118165 A JP59118165 A JP 59118165A JP 11816584 A JP11816584 A JP 11816584A JP S60263245 A JPS60263245 A JP S60263245A
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- JP
- Japan
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- data
- memory
- processor
- processors
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
- G06F15/17356—Indirect interconnection networks
- G06F15/17368—Indirect interconnection networks non hierarchical topologies
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する分野）
本発明は、マルチプロセッサシステムにおいて。
プロセッサ間のデータ授受を実現するメモリアクセス制
御方式に関するものである。
御方式に関するものである。
（従来の技術）
従来、マルチプロセッサシステムにおいて、プロセッサ
間通信を実現する方式としては、大きく分けて、共有メ
モリを用いる方式と、通信網を用いる方式とが用いられ
て来た。
間通信を実現する方式としては、大きく分けて、共有メ
モリを用いる方式と、通信網を用いる方式とが用いられ
て来た。
第１図は従来の共有メモリを用いる方式のシステム構成
例を示すもので、１〜４はプロセッサ、５は各プロセッ
サ１〜４から平等にアクセスできる共有メモリ、６は共
有メモリ５へのアクセス競合を制御する裁定回路を示す
。
例を示すもので、１〜４はプロセッサ、５は各プロセッ
サ１〜４から平等にアクセスできる共有メモリ、６は共
有メモリ５へのアクセス競合を制御する裁定回路を示す
。
プロセッサ間でデータの授受が必要な場合、データを与
える側のプロセッサが共有メモリ５の所定番地にデータ
を格納し、受は取る側のプロセッサがその番地からデー
タを読み取ることにより、プロセッサ間通信を実現する
。この方式は、任意のプロセッサ間の通信が一つの共有
メモリ５によってできるという長所があるが、共有メモ
リ５と裁定回路６が必要なために、ハード量が多くなる
こと及び、共有メモリ５の管理が必要になるという欠点
がある。
える側のプロセッサが共有メモリ５の所定番地にデータ
を格納し、受は取る側のプロセッサがその番地からデー
タを読み取ることにより、プロセッサ間通信を実現する
。この方式は、任意のプロセッサ間の通信が一つの共有
メモリ５によってできるという長所があるが、共有メモ
リ５と裁定回路６が必要なために、ハード量が多くなる
こと及び、共有メモリ５の管理が必要になるという欠点
がある。
第２図は従来の通信網を用いる方式のシステム構成例を
示すもので、１〜４はプロセッサ、７はプロセッサ１〜
４間をつなぐ通信網を示し、通信網７は具体的にはスイ
ッチマトリックス、バス線、リング線等で実現される。
示すもので、１〜４はプロセッサ、７はプロセッサ１〜
４間をつなぐ通信網を示し、通信網７は具体的にはスイ
ッチマトリックス、バス線、リング線等で実現される。
プロセッサ１〜４の間においてデータの授受を行なう場
合には、最初に所定の手続によって通信網７を通してデ
ータを与えるプロセッサと、そのデータを受け取るプロ
セッサとを結ぶ通信経路を設定し、次にその経路を介し
てデータの転送を行なうことによりプロセッサ間通信を
実現する。この方式の長所は、通信網７を介して任意の
プロセッサ間の通信が可能であることであるが、一方、
通信網７が必要なこと、通信経路の設定が必要なこと、
及び通信に要する時間が大きいことという欠点がある。
合には、最初に所定の手続によって通信網７を通してデ
ータを与えるプロセッサと、そのデータを受け取るプロ
セッサとを結ぶ通信経路を設定し、次にその経路を介し
てデータの転送を行なうことによりプロセッサ間通信を
実現する。この方式の長所は、通信網７を介して任意の
プロセッサ間の通信が可能であることであるが、一方、
通信網７が必要なこと、通信経路の設定が必要なこと、
及び通信に要する時間が大きいことという欠点がある。
（発明の目的）
本発明は、上記の欠点を除去するために、個別にメモリ
を有する複数のプロセッサを、各プロセッサが行及び列
方向に互いに隣接するマトリックス配列をとるようにし
、全プロセッサは同期動作によりデータ転送を行わせる
ようにして少ない金物量で高速なプロセッサ間通信を実
現することができるメモリアクセス制御方式を提供しよ
うとするものである。
を有する複数のプロセッサを、各プロセッサが行及び列
方向に互いに隣接するマトリックス配列をとるようにし
、全プロセッサは同期動作によりデータ転送を行わせる
ようにして少ない金物量で高速なプロセッサ間通信を実
現することができるメモリアクセス制御方式を提供しよ
うとするものである。
（発明の構成および作用）
第３図は本発明方式による一実施例のシステム構成を示
すもので、第３図（ａ）はプロセッサ１について、他の
プロセッサとのデータ授受を行なう接続線８〜１１を示
しでいる。第３図（ｂ）は第３図（ａ）に示したプロセ
ッサ１をマトリックス上に配列した場合を示し、１−１
〜１−９はいずれも第３図（ａ）に示すプロセッサ１と
同一のプロセッサ、８〜１１は他のプロセッサとのデー
タ授受を行なう接続線である。
すもので、第３図（ａ）はプロセッサ１について、他の
プロセッサとのデータ授受を行なう接続線８〜１１を示
しでいる。第３図（ｂ）は第３図（ａ）に示したプロセ
ッサ１をマトリックス上に配列した場合を示し、１−１
〜１−９はいずれも第３図（ａ）に示すプロセッサ１と
同一のプロセッサ、８〜１１は他のプロセッサとのデー
タ授受を行なう接続線である。
次に第３図（ｂ）を用いてプロセッサ間のデータ授受の
方法について説明する。
方法について説明する。
本発明では全プロセッサ１−１〜１−９が同期して同一
方向にデータを転送することにより、隣接プロセッサ間
のデータ授受を行なう。例えば、行方向にデータ転送を
行なう場合、プロセッサ１−１はプロセッサ１−２に、
またプロセッサ１−８はプロセッサ１−９に対してデー
タ転送を行なうが、各プロセッサは同一番地のメモリデ
ータを読み出して接続線９へ送出すると同時に、接続線
１１からのデータを前記同一番地のデータとして読み取
ることにより、あたかも、自メモリ内の同一番地からの
データであるかのように隣接プロセッサからのデータを
受け取ることが可能となる。
方向にデータを転送することにより、隣接プロセッサ間
のデータ授受を行なう。例えば、行方向にデータ転送を
行なう場合、プロセッサ１−１はプロセッサ１−２に、
またプロセッサ１−８はプロセッサ１−９に対してデー
タ転送を行なうが、各プロセッサは同一番地のメモリデ
ータを読み出して接続線９へ送出すると同時に、接続線
１１からのデータを前記同一番地のデータとして読み取
ることにより、あたかも、自メモリ内の同一番地からの
データであるかのように隣接プロセッサからのデータを
受け取ることが可能となる。
これは、列方向の転送、例えば、プロセッサ１−１から
プロセッサ１−４への転送においても同様に実現でき、
さらに、上記とは逆方向の行方向及び列方向の転送も可
能である。このように、隣接プロセッサ間の転送を繰り
返すことにより任意プロセッサ間のデータ授受を行なう
ことができる。
プロセッサ１−４への転送においても同様に実現でき、
さらに、上記とは逆方向の行方向及び列方向の転送も可
能である。このように、隣接プロセッサ間の転送を繰り
返すことにより任意プロセッサ間のデータ授受を行なう
ことができる。
第４図は本発明の構成を更に詳細に示した一実施例のブ
ロック図である。
ロック図である。
ここで、１−４．１−５．１−７．１−８及び１−９は
第３図に示したと同じプロセッサ、８〜１１は隣接する
プロセッサからのデータを受信する接続線、１２は同期
回路、１３はコントローラ、１４はデータ保持用レジス
タ、１５は自メモリからのデータと隣接プロセッサから
のデータのうちの何れか一つを受信するための切替回路
、１６はメモリ、１７はメモリアドレスによってデータ
転送方向を決定するためのアドレスデコーダ、１８はメ
モリアドレス信号、１９は転送方向決定信号、２０は同
期確立信号、２１は同期監視回路、２２−１〜２２−４
はそれぞれ接続線８〜１１に対応して隣接するプロセッ
サへデータを送信する接続線、２３は各プロセッサから
の同期要求線、２４は各プロセッサ、が同期した旨を知
らせる同期確立信号線である。
第３図に示したと同じプロセッサ、８〜１１は隣接する
プロセッサからのデータを受信する接続線、１２は同期
回路、１３はコントローラ、１４はデータ保持用レジス
タ、１５は自メモリからのデータと隣接プロセッサから
のデータのうちの何れか一つを受信するための切替回路
、１６はメモリ、１７はメモリアドレスによってデータ
転送方向を決定するためのアドレスデコーダ、１８はメ
モリアドレス信号、１９は転送方向決定信号、２０は同
期確立信号、２１は同期監視回路、２２−１〜２２−４
はそれぞれ接続線８〜１１に対応して隣接するプロセッ
サへデータを送信する接続線、２３は各プロセッサから
の同期要求線、２４は各プロセッサ、が同期した旨を知
らせる同期確立信号線である。
次に、データ授受を実現する動作についてプロセッサ１
−５を代表例として説明する。
−５を代表例として説明する。
最初データ転送を開始するに当っては、各プロセッサは
、同期回路１２から同期要求線２３に同期要求を出す。
、同期回路１２から同期要求線２３に同期要求を出す。
この同期要求は同期要求線２３を介して同期監視回路２
１に送られ、同期監視回路２１は全プロセッサからの同
期要求線２３を監視し、全プロセッサからの同期要求が
揃った後、全プロセッサに対して同期確立信号線２４を
通して同期が確立した旨を知らせる。
１に送られ、同期監視回路２１は全プロセッサからの同
期要求線２３を監視し、全プロセッサからの同期要求が
揃った後、全プロセッサに対して同期確立信号線２４を
通して同期が確立した旨を知らせる。
各フロセッサの同期回路１２はコントローラ１３に対し
て同期確立信号２０を送出する。コントローラ１３はそ
の同期確立信号２０を契機として同一行の隣接する例え
ばプロセッサ１−４のメモリアドレスを指定するメモリ
アドレス信号１８をメモリ１６及びアドレスデコーダ１
７に送出する。アドレスデコーダ１７は前記メモリアド
レス信号１８の一部をデコードして切替回路１５のスイ
ッチを接続線１１に切換えるように転送方向決定信号１
９を送出する。また、前記メモリアドレス信号１８の一
部により、メモリ１６はその番地アドレスのデータを接
続線２２−１〜２２−４に送出する。プロセッサ１−４
において同様に読み出されたデータは、接続線１１、切
替回路１５を通してデータ保持用レジスタ１４に受信さ
れる。
て同期確立信号２０を送出する。コントローラ１３はそ
の同期確立信号２０を契機として同一行の隣接する例え
ばプロセッサ１−４のメモリアドレスを指定するメモリ
アドレス信号１８をメモリ１６及びアドレスデコーダ１
７に送出する。アドレスデコーダ１７は前記メモリアド
レス信号１８の一部をデコードして切替回路１５のスイ
ッチを接続線１１に切換えるように転送方向決定信号１
９を送出する。また、前記メモリアドレス信号１８の一
部により、メモリ１６はその番地アドレスのデータを接
続線２２−１〜２２−４に送出する。プロセッサ１−４
において同様に読み出されたデータは、接続線１１、切
替回路１５を通してデータ保持用レジスタ１４に受信さ
れる。
全プロセッサが同期して、上記と同様に動作することに
より、同一方向へのデータ転送が実現される。
より、同一方向へのデータ転送が実現される。
（効 果）
以上説明したように本発明は、全プロセッサが同期して
同一アドレスのデータを読み出し、行または列の同一方
向にデータを転送する構造になっているため、特別に、
共有メモリ、通信網を設けることなく、プロセッサ間の
データ授受が自メモリ上のデータを読み取ると同様に容
易に行うことができるという利点がある。
同一アドレスのデータを読み出し、行または列の同一方
向にデータを転送する構造になっているため、特別に、
共有メモリ、通信網を設けることなく、プロセッサ間の
データ授受が自メモリ上のデータを読み取ると同様に容
易に行うことができるという利点がある。
第１図は従来の共有メモリを用いる方式のシステム構成
例を示す図、第２図は従来の通信網を用いる方１式のシ
ステム構成例を示す図、第３図は本発明方式による一実
施例のシステム構成を示す図、第４図は本発明の構成を
更に詳細に示した一実施例のブロック図である。 １〜４．１−１〜１−９・・・プロセッサ、 ５・・・
共有メモリ、 ６・・・裁定回路、 ７・・・通信網、
８〜１１・・・接続線、１２・・・同期回路、１３・・
・コントローラ、 １４・・・データ保持用レジスタ、
１５・・・切替回路、１６・・・−メモリ、１７・・・
アドレスデコーダ、１８・・・メモリアドレス信号、１
９・・・転送方向決定信号、２０・・・同期確立信号、
２１・・・同期監視回路、２２−１〜２２−４・・・接
続線、２３・・・同期要求線、２４・・・同期確立信号
線。 特許出願人 日本電信電話公社 第１図 第２図 第３図 （０）
例を示す図、第２図は従来の通信網を用いる方１式のシ
ステム構成例を示す図、第３図は本発明方式による一実
施例のシステム構成を示す図、第４図は本発明の構成を
更に詳細に示した一実施例のブロック図である。 １〜４．１−１〜１−９・・・プロセッサ、 ５・・・
共有メモリ、 ６・・・裁定回路、 ７・・・通信網、
８〜１１・・・接続線、１２・・・同期回路、１３・・
・コントローラ、 １４・・・データ保持用レジスタ、
１５・・・切替回路、１６・・・−メモリ、１７・・・
アドレスデコーダ、１８・・・メモリアドレス信号、１
９・・・転送方向決定信号、２０・・・同期確立信号、
２１・・・同期監視回路、２２−１〜２２−４・・・接
続線、２３・・・同期要求線、２４・・・同期確立信号
線。 特許出願人 日本電信電話公社 第１図 第２図 第３図 （０）
Claims (1)
- それぞれ個別にメモリを有する複数のプロセッサから成
るマルチプロセッサシステムにおいて、各プロセッサは
行及び列方向に互いに隣接するマトリックス、または、
行または列の何れか一方の配列をとり、それぞれ、自メ
モリ内アドレスと自メモリ外アドレスとを識別する第１
の手段と、その第１の手段により識別された自メモリ内
アドレスのデータを互いに隣接する一方のプロセッサに
送信すると共に自メモリ外アドレスのデータを互いに隣
接する他方のプロセッサから受信する第２の手段と、自
メモリ外アドレスのデータと自メモリ内アドレスのデー
タの一方を選択して保持する第３の手段と、全プロセッ
サが同期動作するための第４の手段と、全プロセッサが
同期して自メモリ外アドレスのデータ読み出し時に自メ
モリ内同−アドレスのデータを読み出す第５の手段を有
することを特徴とするメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118165A JPH0658662B2 (ja) | 1984-06-11 | 1984-06-11 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59118165A JPH0658662B2 (ja) | 1984-06-11 | 1984-06-11 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60263245A true JPS60263245A (ja) | 1985-12-26 |
| JPH0658662B2 JPH0658662B2 (ja) | 1994-08-03 |
Family
ID=14729715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59118165A Expired - Lifetime JPH0658662B2 (ja) | 1984-06-11 | 1984-06-11 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658662B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969051A (ja) * | 1972-11-08 | 1974-07-04 |
-
1984
- 1984-06-11 JP JP59118165A patent/JPH0658662B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969051A (ja) * | 1972-11-08 | 1974-07-04 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0658662B2 (ja) | 1994-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |