JPH0734189B2 - 多重データ入出力制御回路 - Google Patents
多重データ入出力制御回路Info
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- JPH0734189B2 JPH0734189B2 JP60269143A JP26914385A JPH0734189B2 JP H0734189 B2 JPH0734189 B2 JP H0734189B2 JP 60269143 A JP60269143 A JP 60269143A JP 26914385 A JP26914385 A JP 26914385A JP H0734189 B2 JPH0734189 B2 JP H0734189B2
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- Japan
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- control circuit
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- data input
- circuit
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Links
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- 238000004891 communication Methods 0.000 claims description 29
- 238000012545 processing Methods 0.000 claims description 27
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- 230000006870 function Effects 0.000 claims 1
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 10
- 238000012546 transfer Methods 0.000 description 6
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- 102100020865 EKC/KEOPS complex subunit LAGE3 Human genes 0.000 description 1
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- MOJZMWJRUKIQGL-XILRTYJMSA-N procyanidin C1 Chemical group C1([C@@H]2[C@H](O)[C@H](C3=C(O)C=C(O)C=C3O2)C2=C3O[C@@H]([C@H](O)[C@H](C3=C(O)C=C2O)C=2C(O)=CC(O)=C3C[C@H]([C@H](OC3=2)C=2C=C(O)C(O)=CC=2)O)C=2C=C(O)C(O)=CC=2)=CC=C(O)C(O)=C1 MOJZMWJRUKIQGL-XILRTYJMSA-N 0.000 description 1
Landscapes
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中央処理回路（以下「CPU」という）相互間の
データ入出力に関するものである。
データ入出力に関するものである。
CPU相互間のデータ入出力を行うには、共有メモリを使
用するか又はバスを直接つなぎ合わすパラレルデータ入
出力法、あるいは送信側でパラレルデータをシリアルデ
ータに変換し受信側でシリアルデータをパラレルデータ
に変換するシリアルデータ入出力法がある。CPUプロセ
ッサとシステムとの相互間が離れていたり、システムの
構造的な制限によりバスを結ぶことが困難である場合に
は、シリアルデータ入出力法を用いるのが効果的である
ことが広く知られている。そして、CPUプロセッサの処
理能力を上まわるデータ入出力を行う場合は、通信制御
用の手順を実行する通信制御回路（以下「PCC」とい
う）とCPUを介さずにメモリとPCC間のデータ授受の制御
を行う回路（以下「DMAC」という）とを結びつけ、CPU
を介さずに連続したパラレルデータをシリアル変換して
データ入出力を行うシリアルデータ入出力法が用いられ
ている。
用するか又はバスを直接つなぎ合わすパラレルデータ入
出力法、あるいは送信側でパラレルデータをシリアルデ
ータに変換し受信側でシリアルデータをパラレルデータ
に変換するシリアルデータ入出力法がある。CPUプロセ
ッサとシステムとの相互間が離れていたり、システムの
構造的な制限によりバスを結ぶことが困難である場合に
は、シリアルデータ入出力法を用いるのが効果的である
ことが広く知られている。そして、CPUプロセッサの処
理能力を上まわるデータ入出力を行う場合は、通信制御
用の手順を実行する通信制御回路（以下「PCC」とい
う）とCPUを介さずにメモリとPCC間のデータ授受の制御
を行う回路（以下「DMAC」という）とを結びつけ、CPU
を介さずに連続したパラレルデータをシリアル変換して
データ入出力を行うシリアルデータ入出力法が用いられ
ている。
上記DMACとPCCとを結びつけたデータ入出力回路は直接
メモリとデータの授受を行うため、DMACがPCCとのデー
タ授受をする間、CPUは、バスの使用権を持っていない
ので、プログラムの実行は行えない。そして、ほとんど
のCPUがこの間プログラムの実行を一時停止して断続的
に処理を行っている。
メモリとデータの授受を行うため、DMACがPCCとのデー
タ授受をする間、CPUは、バスの使用権を持っていない
ので、プログラムの実行は行えない。そして、ほとんど
のCPUがこの間プログラムの実行を一時停止して断続的
に処理を行っている。
複数のPCCで同時にデータ入出力を行う時、それぞれの
データ入出力速度がCPUの処理速度より十分遅い場合
は、CPUが時分割で各PCCとデータ授受を行い、プログラ
ムによりPCC間の同期をとるか、又はDMACをツリー状に
構成し、その末端のDMACとPCCを結びつけ、DMACにより
同期をとる手段を用いている。
データ入出力速度がCPUの処理速度より十分遅い場合
は、CPUが時分割で各PCCとデータ授受を行い、プログラ
ムによりPCC間の同期をとるか、又はDMACをツリー状に
構成し、その末端のDMACとPCCを結びつけ、DMACにより
同期をとる手段を用いている。
従来の方法においては、プログラムにより又はDMACによ
り、データ入出力中常にPCC間の同期を制御する必要が
ある。
り、データ入出力中常にPCC間の同期を制御する必要が
ある。
一回のデータ授受毎に別の入出力回路にバスの使用権を
変えて同時に複数のPCCでデータ入出力を行う場合、同
時にデータ入出力を行える回路の数はデータ入出力速度
に反比例する。
変えて同時に複数のPCCでデータ入出力を行う場合、同
時にデータ入出力を行える回路の数はデータ入出力速度
に反比例する。
一回のデータ入出力毎に別の入出力回路にバスの使用権
を変えた場合、同時にデータ入出力を行えるのは１台の
回路だけであり、他はバスの使用権を待たなければなら
ない。
を変えた場合、同時にデータ入出力を行えるのは１台の
回路だけであり、他はバスの使用権を待たなければなら
ない。
このように同時にデータ入出力が行えるのは限られた数
であり、PCC間の同期をとる制御を必要とする欠点を有
する。さらにDMACを用いて複数のPCCが同時にデータ入
出力を行った場合、CPUはほとんど停止したままの状態
となり、処理能力を低下させてしまう。
であり、PCC間の同期をとる制御を必要とする欠点を有
する。さらにDMACを用いて複数のPCCが同時にデータ入
出力を行った場合、CPUはほとんど停止したままの状態
となり、処理能力を低下させてしまう。
このような問題点を解決するために本発明は、各通信制
御回路をバスから切り離すバス遮断手段と、各々が異な
るアドレスを有し各アドレスは主メモリのアドレスに続
いて順次割り付けられると共に各通信制御回路側の各バ
スに各個に接続される複数の副メモリと、通信制御回路
が副メモリにアクセスする場合には中央処理回路からの
制御を受けずにアクセスできるように制御する制御手段
と、各通信制御回路毎に設けられたバス遮断手段を中央
処理回路の処理動作に同期するように各個に制御する同
期制御手段とを多重データ入出力制御回路に設けるよう
にしたものである。
御回路をバスから切り離すバス遮断手段と、各々が異な
るアドレスを有し各アドレスは主メモリのアドレスに続
いて順次割り付けられると共に各通信制御回路側の各バ
スに各個に接続される複数の副メモリと、通信制御回路
が副メモリにアクセスする場合には中央処理回路からの
制御を受けずにアクセスできるように制御する制御手段
と、各通信制御回路毎に設けられたバス遮断手段を中央
処理回路の処理動作に同期するように各個に制御する同
期制御手段とを多重データ入出力制御回路に設けるよう
にしたものである。
本発明においては、通信制御回路のデータ転送時、制御
手段は、バス遮断手段の通信制御回路側の占有されたバ
スを使って通信制御回路と副メモリ間のデータ授受を行
う。
手段は、バス遮断手段の通信制御回路側の占有されたバ
スを使って通信制御回路と副メモリ間のデータ授受を行
う。
本発明に係わる多重データ入出力制御回路の一実施例を
第１図に示す。第２図はCPU1から見たメモリマップ図で
ある。
第１図に示す。第２図はCPU1から見たメモリマップ図で
ある。
まず本回路の構成を第１図，第２図を用いて説明する。
本回路では、第２図に示すように、メモリは主メモリ３
と主メモリ３に続くアドレスを持つ副メモリ７〜９とか
ら成る。すなわち、複数の副メモリ７〜９は、各々異な
るアドレスを持ち、各副メモリのアドレスとしては主メ
モリ３に続いて例えば副メモリ7,副メモリ8,副メモリ９
の各アドレスが順次連続して割り付けられる。また本回
路は、データ通信回線20〜22にデータ入出力を行うPCC1
3〜15、CPU1を介さずにPCC13〜15と副メモリ７〜９のデ
ータ授受を制御する制御手段としてのDMAC10〜12、CPU1
からのバス16をPCC13〜15側のバス17〜19から遮断する
ためのバス遮断手段としてのバス遮断回路４〜６、DMAC
10〜12からのデータ入出力実行同期信号a,b,cによりCPU
1の処理と同期をとってバス遮断回路４〜６にバス遮断
制御信号e,f,gを出力する同期制御手段としてのバス遮
断制御回路２から構成される。
本回路では、第２図に示すように、メモリは主メモリ３
と主メモリ３に続くアドレスを持つ副メモリ７〜９とか
ら成る。すなわち、複数の副メモリ７〜９は、各々異な
るアドレスを持ち、各副メモリのアドレスとしては主メ
モリ３に続いて例えば副メモリ7,副メモリ8,副メモリ９
の各アドレスが順次連続して割り付けられる。また本回
路は、データ通信回線20〜22にデータ入出力を行うPCC1
3〜15、CPU1を介さずにPCC13〜15と副メモリ７〜９のデ
ータ授受を制御する制御手段としてのDMAC10〜12、CPU1
からのバス16をPCC13〜15側のバス17〜19から遮断する
ためのバス遮断手段としてのバス遮断回路４〜６、DMAC
10〜12からのデータ入出力実行同期信号a,b,cによりCPU
1の処理と同期をとってバス遮断回路４〜６にバス遮断
制御信号e,f,gを出力する同期制御手段としてのバス遮
断制御回路２から構成される。
次に、この回路の動作を第１図を用いて説明する。通常
CPU1は、バス16〜19を通じて、すべてのメモリおよび回
路にアクセス可能である。PCC13〜15がデータの入出力
を始める時、データ入出力実行同期信号a,b,cがDMAC10
〜12からバス遮断制御回路２に出力される。
CPU1は、バス16〜19を通じて、すべてのメモリおよび回
路にアクセス可能である。PCC13〜15がデータの入出力
を始める時、データ入出力実行同期信号a,b,cがDMAC10
〜12からバス遮断制御回路２に出力される。
バス遮断制御回路２は、DMAC10〜12とつながるバス17〜
19の副メモリ４〜６をCPU1がアクセスしている場合があ
るので、CPU1の処理と同期させ、データ入出力実行同期
信号a,b,cを出力したDMAC10〜12とつながるバス17〜19
とCPU1からのバス16との間に入っているバス遮断回路４
〜６に対し、バス遮断制御信号e,f,gを出力する。
19の副メモリ４〜６をCPU1がアクセスしている場合があ
るので、CPU1の処理と同期させ、データ入出力実行同期
信号a,b,cを出力したDMAC10〜12とつながるバス17〜19
とCPU1からのバス16との間に入っているバス遮断回路４
〜６に対し、バス遮断制御信号e,f,gを出力する。
バス遮断回路４〜６は、バス遮断制御信号e,f,gによ
り、PCC13〜15側のバス17〜19をハイインピーダンスに
する。そして、DMAC10〜12の制御により、ハイインピー
ダンスとなったバス17〜19を使い、副メモリ７〜９とPC
C13〜15とのデータ授受を行い、PCC13〜15はデータ通信
回線20〜22にデータ入出力を行う。
り、PCC13〜15側のバス17〜19をハイインピーダンスに
する。そして、DMAC10〜12の制御により、ハイインピー
ダンスとなったバス17〜19を使い、副メモリ７〜９とPC
C13〜15とのデータ授受を行い、PCC13〜15はデータ通信
回線20〜22にデータ入出力を行う。
一方、CPU1は、バス遮断制御回路２からデータを受け取
り、データ入出力を行っているメモリと回路を知り、そ
のメモリと回路をアクセスしないようにデータの入出力
を設定する。
り、データ入出力を行っているメモリと回路を知り、そ
のメモリと回路をアクセスしないようにデータの入出力
を設定する。
データ入出力終了時には、DMAC10〜12からのデータ入出
力実行同期信号a,b,cにより、バス遮断制御回路２が、
遮断を解除するように、バス遮断回路４〜６にバス遮断
制御信号e,f,gを出力し、CPU1に解除データを知らせ
る。
力実行同期信号a,b,cにより、バス遮断制御回路２が、
遮断を解除するように、バス遮断回路４〜６にバス遮断
制御信号e,f,gを出力し、CPU1に解除データを知らせ
る。
以上説明したように本発明は、各通信制御回路をバスか
ら切り離すバス遮断手段と、各々が異なるアドレスを有
し各アドレスは主メモリのアドレスに続いて順次割り付
けられると共に各通信制御回路側の各バスに各個に接続
される複数の副メモリと、通信制御回路が副メモリにア
クセスする場合には中央処理回路からの制御を受けずに
アクセスできるように制御する制御手段と、各通信制御
回路毎に設けられたバス遮断手段を中央処理回路の処理
動作に同期するように各個に制御する同期制御手段とを
設けることにより、通常の場合、中央処理回路はすべて
の回路およびメモリにアクセスすることができ、通信制
御回路のデータ転送開始時、中央処理回路の処理と同期
をとってバス遮断手段によりバスを中央処理回路から切
り離すことができ、データ転送時、バス遮断手段の通信
制御回路側の占有されたバスを使って制御手段により通
信制御回路と副メモリ間のデータ授受を行うことができ
るので、データ入出力を始める時のみ中央処理回路と同
期をとり、それ以降のデータ入出力は全く他の回路との
同期をとる必要がなく、制御手段，通信制御回路がデー
タ入出力を行える最大のデータ入出力速度までデータ入
出力を行える効果がある。また、中央処理回路は制御手
段により停止させられないので、データ入出力を行って
いる回路とメモリを除く回路とメモリにアクセス可能で
あり、処理能力の低下が起こらない効果がある。さら
に、他の通信制御回路も同様の動作を行うので、データ
入出力を他の通信制御回路と同期をとらずに同時に行え
る効果がある。
ら切り離すバス遮断手段と、各々が異なるアドレスを有
し各アドレスは主メモリのアドレスに続いて順次割り付
けられると共に各通信制御回路側の各バスに各個に接続
される複数の副メモリと、通信制御回路が副メモリにア
クセスする場合には中央処理回路からの制御を受けずに
アクセスできるように制御する制御手段と、各通信制御
回路毎に設けられたバス遮断手段を中央処理回路の処理
動作に同期するように各個に制御する同期制御手段とを
設けることにより、通常の場合、中央処理回路はすべて
の回路およびメモリにアクセスすることができ、通信制
御回路のデータ転送開始時、中央処理回路の処理と同期
をとってバス遮断手段によりバスを中央処理回路から切
り離すことができ、データ転送時、バス遮断手段の通信
制御回路側の占有されたバスを使って制御手段により通
信制御回路と副メモリ間のデータ授受を行うことができ
るので、データ入出力を始める時のみ中央処理回路と同
期をとり、それ以降のデータ入出力は全く他の回路との
同期をとる必要がなく、制御手段，通信制御回路がデー
タ入出力を行える最大のデータ入出力速度までデータ入
出力を行える効果がある。また、中央処理回路は制御手
段により停止させられないので、データ入出力を行って
いる回路とメモリを除く回路とメモリにアクセス可能で
あり、処理能力の低下が起こらない効果がある。さら
に、他の通信制御回路も同様の動作を行うので、データ
入出力を他の通信制御回路と同期をとらずに同時に行え
る効果がある。
第１図は本発明に係わる多重データ入出力制御回路の一
実施例を示す系統図、第２図はその回路を構成するメモ
リを中央処理回路から見たメモリマップ図である。 １……CPU、２……バス遮断制御回路、３……主メモ
リ、４〜６……バス遮断回路、７〜９……副メモリ、10
〜12……DMAC、13〜15……PCC、16〜19……バス、20〜2
2……データ通信回線。
実施例を示す系統図、第２図はその回路を構成するメモ
リを中央処理回路から見たメモリマップ図である。 １……CPU、２……バス遮断制御回路、３……主メモ
リ、４〜６……バス遮断回路、７〜９……副メモリ、10
〜12……DMAC、13〜15……PCC、16〜19……バス、20〜2
2……データ通信回線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三和 達也 東京都港区西新橋３丁目20番４号 日本電 気エンジニアリング株式会社内 (56)参考文献 特開 昭56−153422（ＪＰ，Ａ)
Claims (1)
- 【請求項１】中央処理回路と主メモリと各通信回線に接
続された通信制御回路とがバスにより接続されて一体と
して機能する多重データ入出力制御回路において、 各通信制御回路をバスから切り離すバス遮断手段と、 各々が異なるアドレスを有し各アドレスは前記主メモリ
のアドレスに続いて順次割り付けられると共に前記各通
信制御回路側の各バスに各個に接続される複数の副メモ
リと、 前記通信制御回路が前記副メモリにアクセスする場合に
は前記中央処理回路からの制御を受けずにアクセスでき
るように制御する前記各バスに接続された各個の制御手
段と、 前記制御手段の各々から出力されるデータ入出力実行同
期信号に基づき各通信制御回路毎に設けられた前記バス
遮断手段を前記中央処理回路の処理動作と同期して前記
各バスを遮断するよう各個を制御する同期制御手段とを
備え、 前記複数の通信制御回路が同時に回線からのデータ受信
要求を受けたり同時に回線へのデータ送信要求を受けた
りした場合でも並行処理が可能であることを特徴とする
多重データ入出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269143A JPH0734189B2 (ja) | 1985-11-29 | 1985-11-29 | 多重データ入出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269143A JPH0734189B2 (ja) | 1985-11-29 | 1985-11-29 | 多重データ入出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128348A JPS62128348A (ja) | 1987-06-10 |
| JPH0734189B2 true JPH0734189B2 (ja) | 1995-04-12 |
Family
ID=17468282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60269143A Expired - Lifetime JPH0734189B2 (ja) | 1985-11-29 | 1985-11-29 | 多重データ入出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734189B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276845A (en) * | 1988-08-25 | 1994-01-04 | Yamaha Corporation | Apparatus with multiple buses for permitting concurrent access to a first memory by a processor while a DMA transfer is occurring between a second memory and a communications buffer |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153422A (en) * | 1980-04-28 | 1981-11-27 | Fujitsu Ltd | Data processor |
-
1985
- 1985-11-29 JP JP60269143A patent/JPH0734189B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62128348A (ja) | 1987-06-10 |
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