JPS6026330B2 - パルス符号並直列変換信号の変換装置 - Google Patents

Description

【発明の詳細な説明】 本発明はパルス符号変調（以下「ＰＣＭ」という。

）信号をアナログ信号に変換するための新しい装置に関
する。ＰＣＭ電話信号の伝送においては、アナログ通話
信号が例えば８ビットの圧縮されたＰＣＭ信号に変換さ
れ、大部分の系ではこの形で取扱われる。この８ビット
の圧縮されたＰＣＭ信号は、ある系に入力すると、はじ
めのアナログ信号に復元される前段階で、一度１３ビッ
トの直線形のＰＣＭ信号に変換される。この場合に、１
３ビットに直線形のＰＣＭ信号として選ばれる符号が、
標準的な２の補数（ＴＷ〇ＳＣＯＭＰＬＥＭＥＮＴ）の
符号形態のバィナリ符号であって、これが演算またはデ
ータ処理に用いられる。

本発明はこのように、ＰＣＭ信号がアナログ信号に復元
される中間の段階で直線形のＰＣＭ信号に変換される方
式に実施するに適するものである。すなち本発明は、Ｐ
ＣＭ信号を２の補数の符号形態に表わされ、ｍ（上記電
話信号の例では「１３」）ビット構成のＰＣＭ信号を入
力として、これをパルス密度変調信号に変換する方法お
よび装置に関するものである。

通信系または制御系において、その系内で信号をデジタ
ル処理することは数多〈の利点がある。

しかしこの場合に、その系内のいくつかの点でアナログ
情報をデジタル情報に、あるいはデジタル情報をアナ。
グ情報に変換することが必要となる。例えば、電話また
はテレビジョン信号をデジタル信号で伝送すれば、アナ
ログ信号で伝送する場合より雑音の影響を受けにくいこ
とが広く知られているが、電話方式ではアナログ入力信
号を受入れ、通話伝送路に対して再びアナログ出力を供
給しなければならない。またテレビジョン方式では一般
にアナログ入力およびアナログ出力が使用される。入力
デジタル符号により制御されて、各信号数に応じて加重
された和としてアナログ信号出力が得られるよう、スイ
ッチと抵抗器の回路網により構成されたデジタル・アナ
ログ変換器が従来からいくつか知られている。

このような変換器では例えば、Ｎビットのバィナリ符号
による語を翻訳す場合、そのスイッチ回路網は通常Ｎ個
のスイッチを備え、２Ｎ＋１のレベル識別能力を備えた
回路網を必要とすることになる。従ってＮが１０以上の
場合には、回路網の構成がむつかしくなり、高価になる
。加えてこの形式の構成では、高精度の素子を必要とす
るため、今後一般的な製造上の懐向となる集積回路技術
を適用することが容易ではない欠点がある。電話通路伝
送路にＰＣＭが使用され得るか否かは、１３ビット近傍
のデジタル符号を取扱うことのできるデジタル・アナロ
グ変換器が、小型にかつ比較的安価に得られるか否かに
依存する。

現状では電話通路伝送路で使用される一つの標準符号形
態は、一定の法則で圧縮されたＰＣＭであって、これは
８ビットを使用するものが一般的である。この圧縮され
た符号によれば、１３ビットの直線ＰＣＭに相当する品
質を得ることもできる。一方、１３ビットの符号を処理
することのできるスイッチと精密抵抗器により構成され
たデジタル・アナログ変換器は、極めて高価であること
が知られている。従来精密抵抗器の使用を避けたデジタ
ル・アナログ変換器も知られている。

このようなデジタル・アナログ変換器の一つは、デジタ
ル部品のみを使用し、入力デジタル符号に対応して、バ
ィナリ・レート・マルティブラィャ（ＢＲＭ）の動作と
同様のパルス列を発生するものである。この世力パルス
列は低域炉波器に加えることにより、その出力にアナロ
グ信号を得ることができる。このようなデジタル。アナ
ログ変換器を電話通話通信に適用する場合には、その装
置は毎秒８００の固の標本化しートに達する１３ビット
直線ＰＣＭに適応させることが必要である。これは１２
５マイクロ秒毎に（公３一１）個ものパルス、すなわち
１秒間に６５５０万個のパルス出力を発生することが要
求される。このようなことは一般に多値しベルの出力パ
ルスを使用することにより回避され、その結果出力パル
ス速度は取扱いやすし、程度にまで下げられている。し
かし多値しベルの出力パルスを使用することは、再びア
ナログ部品を使用する結果を招くことになる。アナログ
部品は変換特性に良好な直線性を保証するため高精度の
ものが必要となる。このため、このＢＲＭデジタル・ア
ナログ変換器は満足すべき集積回路として実用的な形態
とはなっていない。デジタル・アナログ変換器のために
その中間的段階として、デジタル信号に対応するパルス
密度符号化信号を作ることが可能である。

パルス密度符号化信号とは、等しい振幅であってその持
続時間が異なるか、または持続時間は一定であって周波
数が異なる複数のパルスから成るもので、その持続時間
より十分に長い一定時間にわたりその信号の平均値をと
ると、そのデジタル信号に等価なアナログ信号レベルが
得られる。パルス密度符号化信号からアナログ信号を得
るためには、単にそれを平滑化するのみでよい。本発明
は、ＰＣＭ情報からアナログ情報またはアナログ情報に
容易に変換できるパルス密度符号を得る装魔を提供する
ことを目的とする。

本発明は、ＰＣＭ情報をパルス密度符号に変換する装置
である。

この袋贋は、２の欄数としての形態で表現されるｍビッ
トの並列語により構成されるＰＣＭ情報に対するものに
限定され、次の構成を備えたことを特徴とする。【ａ’
少なくともｍ十１段の蓄積回路 （ＡＣＣＵＭＵＬＡＴＯＲ）。

‘ｂー その蓄積回路のｍ十１番目の段に蓄えられたデ
ジツトに応答して、その直前の蓄積動作の後に２値信号
を発生する手段。

｛ｃ’ＰＣＭ情報の各ビットをその蓄積回路のシグニフ
ィカンスの低い方のｍビットに供Ｖ給し、同時に前記２
値信号に依存する信号をその蓄積回路の少なくとも第ｍ
＋１番目の段に供Ｖ給する手段。

【ｄー その蓄積回路に供給されたＰＣＭ情報に対応す
るパルス密度符号をその２値信号により得る手段。

ただし、ＰＣＭ情報の第ｍ番目のデジツトは蓄積回路に
供Ｖ給される前に反転され、その蓄積回路のｍ＋１番目
の段から取り出される２値信号は、その段に帰還供給さ
れる前に反転される。

好ましい実施例においては、装置にはなお固定的なオフ
セット信号を発生させ、入力信号に加算する手段を含む
。

この場合、ＰＣＭ信号は蓄積回路に到達する前にこの加
算手段を通過するよう構成される。実際には蓄積回略は
適当なしジスタ （ＲＥＧＩＳＴＥＲ）と結合された多数の加算回路によ
り構成され、その方式に必要な容量に十分なだけ配列さ
れる。

ＰＣＭ信号からアナログ信号を得るための復調器は、こ
れら上述の装置類に、低域炉波器すなわち平滑回路を組
合せることにより得られる。

本発明は、２の補数符号の形態のｍビットのＰＣＭ信号
をパルス密度符号に変換するための方法であって、その
ＰＣＭの標本の極性ビットを反転した変更されたＰＣＭ
の標本とするアルゴリズムと、その変更されたＰＣＭの
標本および第ｍ＋１番目のビットの反転したビットの残
留値を２の補数において加算する演算とを各ＰＣＭ標本
に対して繰返し実行し、この加算する演算の結果得られ
た第ｍ十１番目のビットの新しい残留値を次に実行され
るアルゴリズムに供するとともに、この繰返しにより得
られる上記新しい残留値のビットを連続パルス列として
取り出し、これをパルス密度符号信号として使用するこ
とを特徴とする。次に、この方法を用いたＰＣＭ情報を
アナログ信号に変換するための装置の一例について、図
面を用いて説明する。第１図を参照すると、ＰＣＭ信号
をそれに対応するアナログ形式に変換するための復調器
は、ＰＣＭ信号をパルス密度符号に変換する符号変換器
１００、パルス密度符号からアナログ信号を作り出す低
域炉波器１２、およびオフセット信号発生器１５より構
成される。

ＰＣＭ信号は、この復調器の入力端子１に与えられ、そ
の加算点３に加えられる。この加算点３にはオフセット
信号発生器１５によりオフセット信号が与えられている
。このオフセット信号は一定レベルを意味する信号で、
パルス密度変調信号の量子化雑音スベクトラムの推移の
ために有効である。オフセット信号の加算されたＰＣＭ
信号は符号変換器１００の入力に導かれている。符号変
換器１００の入力には、減算点がありここに出力信号が
帰還結合されて、循環ループが形成されている。符号変
換器１００には、与えられた入力とこの符号変換器１０
０の出力信号５との差を作り出す減算点６と、その出力
７が与えられているデジタル積分器８が備えられている
。

この差信号７は、デジタル積分器８１こ与えるクロック
信号により定まる速度で順次蓄積加算されて、その出力
に蓄積和が得られる。この蓄積和は閥値検出器１０１こ
供給される。この関値検出器１０の出力は、高い正のデ
ジタル値または高い負のデジタル値のいずれかに制御さ
れる。ループが形成されているので、関値検出器１０か
らの信号は前述の蓄積和がゼロ関値を横切るに従って順
次変化する。この関値検出器１０の出力、すなわち符号
変換器１００の出力１１は、パルス密度符号であって、
これを平滑化することにより入力ＰＣＭ信号に対応する
アナログ信号となる。

符号変換器１００が十分長時間動作すれば、その蓄積和
の平均値はほとんど零に等しい値を保持することになる
。低域淀波器１２によりアナログ信号が形成される。符
号変換器１００の特定の実施例において、与えられた入
力値をｘｎ，ｎ回蓄積加算されたときの蓄積和をｌｎと
するとき、出力から入力に帰還される値ｑｎはｑｎニＶ
ｓ柳〔ｌｎ−，〕 と便宜的に表わすこととする。

ただし、Ｖは出力信号の振幅 Ｓｇｎ〔ｌｎ‐，〕はｌｎ‐，の極性（正または負）と
する。

従って、デジタル積分器の入力をｅｎとし、ｌｎ＝ ｌ
ｎ・１十ｅｎとするとき、 ｅｎ＝×ｎ−ｑｎ となり、ｐサイクルの周期を経過すると、ｎ ｌｎ＝ｌｎ‐ｐ十 Ｚ （ｘｉ−ｑｉ） ・＝ｎ血Ｄ＋・ ！琴Ｘｉ Ｘｉ＝貴畠ｎ９も十．ｑｉ＋貴〔１ｎ−ｐ−
Ｐｉ；ｎ−ｐ＋１ｌｎ〕 が得られる。

この最後の式は、ｐサイクルにわたるｑの平均値はｘの
平均値にいくらかの誤差項を加えたものに等しいことを
示している。従って、ｑの平均値はｘの低周波成分を追
跡することになり、この符号変換器の出力にはＰＣＭ信
号の対応するアナログ信号が含まれていることがわかる
。次にオフセット信号について説明する。符号変換器１
００で、ＰＣＭ信号に注入されるオフセット信号は、こ
の符号変換器の信号の雑音成分を軽減させる効果がある
。このオフセットについて、これがある場合とない場合
との状態を考えてみると、このオフセット信号が効果的
である理由が明かになる。オフセット信号がない場合に
、入力信号が零であるとすると、符号変換器は発振しや
すくなり、スイッチング周波数の中心にスイッチング雑
音を伴う零しベル平均出力を送出する。さらに、微４・
信号が入力されて、スイッチングパタンが僅かに変化す
ると、出力に微小平均レベルを送出する。この微小平均
レベルはスイッチングパタンの不規則的な妨害により得
られるもので、その結果信号ベースバンド‘こ低周波雑
音成分が生じ、これは炉波器でも除くことができない。
一方、オフセット信号を与える場合には、スイッチング
雑音による低周波成分は小さくなり、低レベルの信号入
力における信号対雑音比は改善される。オフセット信号
の大きさは、雑音の改善量とこれにより取扱われる信号
の最大振幅が制限される効果との妥協点に設定される。
オフセット信号の最適値はＶ／４ないしＶ／１６にある
。第２図はオフセット信号発生器１５（加算点３を含む
）の構成図である。２の補数によるＰＣＭ信号は入力端
子ａ，〜ａ，３に与えられる。

ビットａ，はシグニフィカンスの最も低いデジツトで、
ビットａ，３‘まシグニフィカンスの最も高いデジツト
である。このオフセット信号発生器は、入力信号にオフ
セット信号を加算するための回路を含み、自動オーバー
フロー検出回路および制限回路を伴う。

その動作はオフセット信号として、Ｖ／８に等しい信号
を加えることを考えることにより最もよく説明できる。
１３ビットバイナリにおいて、これは、「０００１００
０００００００」と表わされる。

これが１３ビット入力に加えられるとき、シグニフイカ
ンスの低いデジットａ．〜亀は、はじめの９桁が零であ
るから無関係である。シグニフィカンスの高い４個のビ
ットａ・ｏ〜ａ・３のみが影響を与える。従って加算回
路は４ビットの加算回路で十分である。第２図に示す加
算回路１６２は（ＳＮ７４２８３）、この処理の要求に
十分応えるものである。これを採用するにはＣｏおよび
Ａ，〜Ａ４入力端子が使用され、Ｂ，〜Ｂ４端子は接地
される。もっともこの加算回路はこれ以外の構成によっ
ても得られる。オフセット信号は、入力信号のデジツト
ａ，３〜ａ，。

が「０１１１」のとき以外には、難なく注入される。ａ
，３〜ａ，。が「０１１１」の場合には、ｘが正の最大
値に近く、オフセット信号として「０００１０００００
００００」 を加算すればオーバーフローする。

そのとき、出力は「１０００××・・・×」となり負の
値を示すことになる。（×は何が代入されてもよいデジ
ツトを示す）。従って入力信号のａ，３〜ａＭに対して
「０１１１」を照合することにより、この可能性を防い
でいる。ナンド回路１５１は、ａ，３〜ａ，ｏが「０１
１１」となるとき以外には、全てその出力に論理「１」
を送出し、この論理「１」は加算回路１６２の入力Ｃｏ
に与えられ、正しいオフセットを与えることができる。
デジツトａ，〜らはオア回路１５３〜１６１を通過し、
オフセット信号の注入には無関係である。ここで、反転
回路１５２は前述論理「１」の信号に挿入され「全ての
オア回路１５３〜１６１に供給され、デジツトａ，〜ａ
９を「１」にすることができるよう礎成されている。従
って前述の論理「ＩＪが論理「０」となったとき、出力
は「○１１１１１１１１１１１１」 となる。

これはなお正である。これはこの変換回路が、鰭圧Ｖで
なく電圧７／８Ｖで過負荷することを意味するが、これ
はダイナミックレンジにおいては無視できる。すなわち
これは約６のＢのダイナミックレンジがある場合に、約
１．１母Ｂの減少に相当するに過ぎない。第３図に符号
変換器１００のさらに詳しい構成が示されている。

信号ｂ，〜ｂ，３は、論理加算／減算回路１２０の入力
端子に供Ｖ給されている。与えられるＰＣＭ情報はしジ
スタ１３０で蓄積される。このレジスタ１３０にはＰＣ
Ｍ情報速度の多数倍（例えば数百倍）の速度のクロック
信号が与えられている。この加算／減算回路１２０とし
ジスタ１３０とにより、デジタル積分器が構成されてい
る。レジスタｉ３０の典型的なクロツク周波数は２．０
４８ＭＨＺで、これはＰＣＭ情報の標本化速度の２５針
音である。レジスタ１３０は１クロツク間隔内に、加算
／減算回路１２０１こより与えられたデータを蓄積し、
蓄積されていた情報を加算／減算回路１２川こ返送し、
これはこのとき加算／減算回路１２０に与えられた入力
情報に加算される。この加算／減算回路１２０およびレ
ジスタ１３川ま共同して入力ＰＣＭ情報をレジスタ１３
０のクロック速度で蓄積する。最もシグニフイカンスの
低いデジツトｂと最もシグニフィカンスの高いデジット
ｂ，３は加算されて、デジットｂ４になり、これは反転
回路１２２により反転され、第１４番目の段の入力ａ，
４に供給される。この操作は同様にレジスタ１３０のク
ロック周波数毎に繰り返される。このデジツトｂ，４は
この変換器の出力となる。最もシグニフイカンスの高い
デジツトｂ３は加算ノ減算回路１２０に与えられる前に
反転される。第３図に示す装置の動作をさらに詳しく説
明する。並列に入力するＰＣＭ情報をその入力の周期よ
りかなり短い周期で、この例では２５８分の１の周期で
、入力情報の蓄積加算を行い、そのオ−バーフローデジ
ツトを取出せば、これは入力ＰＣＭ情報が大きければひ
んぱんに、入力ＰＣＭ情報が小さければまれに送出され
ることになるから、このオーバーフローデジットはパル
ス密度変調された符号列になる。

しかし、ここでは入力ＰＣＭ情報ｑ〜○３は２の補数の
形態であるから、これを単純に蓄積加算したのではうま
くゆかない。すなわち、１３桁の入力ＰＣＭ情報ｑ〜ｑ
３のうち、最高位の０３は極性を現わす符号であって、
これを正しく処理しなければならない。

このために、まず桁ｂ８の値を反転回路１２１により反
転する。

２の補数表示をすると、大きい正の数字は、○１１‐・
‐‐‐‐・‐‐１ であり、この極性を反転すると １１１‐−‐‐‐‐−‐‐１ となる。

これは蓄積加算すれば、そのキャリー出力は連続的にオ
ーバーフローデジツトは得られる。一方、２の補数で負
の大きい数は １００・・・・・・・・・０ であるから、この極性の反転は ０００‐・・・・・‐‐・０ となる。

したがってこれを蓄積加算すれば、オーバーフローデジ
ツトは出力されない。さらに「零」を２の補数で表わす
と ０００・・・・・・・・・０ であるが、この極１性反転は １００…‐・・・・・０ となる。

したがってこれを蓄積加算すると、１個おきにオーバー
フローデジットが得られる。１個おきということは、全
体のちようど２分の１である。

次に最上位第１３行目の処理は単純ではない。

第３図の加算／減算回路１２０の出力２，３から緑上る
値は、上述のキャリーであるが、この値もしジスタ１３
０の入力Ｄ，３に与えて、次のクロック周期まで一時保
持し、端子Ｑ，３から加算／減算回路１２０の入力Ｂ３
にフィードバックしなければならない。このために、第
１４桁の回路を設けた。

第１４桁目は、特許請求の範囲で「別の２進蓄積回路」
と表現されたレシスタ１３０の第１４桁目Ｄ．４，Ｑ，
４に、同様に蓄積される。この世力ね，４は反転回路１
２２で反転して、加算／減算回路１２０の入力Ａ，４へ
帰還接続する。こうすると、第１針行目のみで考えて、
下からキヤリーがないとすれば、Ａ，４−２，４一Ｄ，
４一Ｑ，４−Ｂ，４一回賂１２２一へ４と信号が循環し
て、Ｂ，４には常に「０」が発生される。第１３桁目か
らキヤリーが入ったときだけ、端子２・４は「１」にな
り、端子Ｑ，４は「１」になる。キヤリーがなくなると
直ちに「０」に戻る。したがって、出力Ｑ，４には上述
のオーバーフローデジットが正しく得られる。さらに、
本発明特許請求の範囲で、上記反転回路１２２がなく、
これが直結されていてもよいように表現されている点を
説明する。

これは回路１２２が直結あるいはバッファ回路であると
すると、第１４行目のみのループは、常に「１」を発生
する回路となり、これに第１３行目からキャリーが入っ
たときだけ、端子２，３が「０」になる。したがってこ
の場合にも端子Ｑ，４にはパルス密度変調信号が得られ
る。この場合には出力信号は正負逆転しているが、低域
炉波器を遜れば同等であり、また、単に出力論理を反転
させれば第３図の例と同等になる。第６図は符号変換器
１００、すなわち加算／減算回路１２０「レジスタ１３
０、反転回路１２１および１２２の論理動作を示す図で
ある。第６図を参照すると、レンジｅすなわち（ｘ−ｑ
）から得られるデジタル積分回路の入力は、矩形ＡＢＣ
Ｄの全長ＡＤに示される。このレンジはｍ＋１ビットに
対し、レンジｘはｍビットに対応する。レンジｘはこの
矩形ＡＢＣＤに零を介して対照的な高さＥＨで示されて
いる。使用されるＶの値のゆえに、２進数ｘｎｒｑｎは
反転されたｌｎ‐，の極性、反転されたｘの極性および
×のビットｂ，〜ｂ，３により形成することができる。

この結果はｘｎ−ｑｎの演算は全体の減算をしなくとも
第３図に示す比較的簡単な論理として得られる。Ｖの値
はｍ（＝１３）ビット長の２の補数形態で表わされる。
ただし一２ｍ‐ＩＳｘＳ２ｍ‐１−１である。

ｘの正の値は−２ｍ‐１十ｙであり、ｙはｍ−１ビット
長の正の２進数で、ｙはｘのビットのｍ−１番目にシグ
ニフィカンスの低いものと等しい。従ってｘおよびｑの
極性の組合せには４通りの可能性がある。これら４通り
の可能な組合せについては、第６図の（ｉー〜『のに示
されている。これらは次のとおりである。（ｉ）×：０
十ｙ すなわち×は正 ｑ＝２ｍ‐１すなわちｑは正 従って ｅ＝×−ｑ＝−２ｍ‐１十ｙ （ｉｉ） ｘ＝一２ｍ−１十ｙ すなわちｘは倉ｑ＝−
２ｍ‐１すなわちｑは正従って ｅ＝×−ｑ＝−２ｍ＋ｙ （ｉｉｉ） ｘ＝０十ｙ すなわち×は正ｑ＝−２ｍ‐
１すなわちｑは負 従って ｅ＝×−ｑ＝２ｍ−１十ｙ 『の ｘ：−２ｍ‐１十ｙ すなわちｘは負ｑ＝一２ｍ
‐１すなわちｑは負従って ｅ＝×−ｑ＝０十ｙ 第４図は符号変換器１００について、論理用部品として
一般に入手できる論理ブロックを用いて詳しく示す図で
ある。

論理ブロック１０１，１０３，１０５および１０７は４
個の高速４ビット二進加算回路で、例えば集積回路ＳＮ
７４２８３が使用される。論理ブロック１０２，１０４
，１０６および１０８は４個の四重Ｄタイプフリツプフ
ロツプで、例えば集積回路ＳＮ７４１７５が使用される
。４個の加算回路１０１，１０３，１０５および１０７
は第３図に示すブロック１２０を構成する。

また、４個のフリツプフロツプ１０２，１０４．１０６
および１０８は第３図に示すブロック１３０を構成する
。このような構成において、信号は４ビットの藷として
処理され（各加算回路の最大容量）、これが充満すると
端子ＣＹ（ＣＡＲＲＹ）から、よりシグニフィカンスの
高いグループへ出力信号が送出される。ｌｎの反転出力
はブロック１０８の反転出力端子（Ｑｏ）から取り出さ
れる。４個の４ビット二進加算回路１０１，１０３，１
０５および１０７は１６ビットの容量の加算回路となる
が、図に示されるように１３ビットの入力を処理するに
は１４ビットの容量で十分である。

従って、加算回路１０７の入力Ａ３，Ａ４には何ら接続
する必要はなく、また図のように平列に接続してもよい
。第５図は、ブロック１０５，１０６，１０７および１
０８の部分の相互接続について、さらに論理回路の構成
を詳しく示す図である。

ブロック１０１，１０２，１０３および１０４について
も、この図の１０５および１０６の接続と同様である。
これ以上の詳しい設計上の問題または特性については、
使用する部品の製造者によるデータブック等から得るこ
とができる。第７図は、本発明によるデジタル変調に際
して生じるワードシーケンスの例を示すものである。

この例では５ビットの入力サンプルについて示されてい
るので、処理の状態を容易に理解することができる。ｑ
の値は十１６または−１６のいずれかのみを取り得るの
で、論理「１」は十１６を、論理ｒＯＪは−１６を意味
するように扱うことができる。第７図の数列は、連続的
な入力＋４（００１００）に対するもので、この結果出
力数列は「０１０１１０１１」となる。

この平均値は零〔−１６十１６−１６十１６十１６−１
６十１６十１６十１６〕となりこの結果を演算すると髪
２＝十４ となる。

この場合語差項を零に近づけるため、少なくとも８個の
クロック周期に相当する時間が必要である。通常の動作
においては、出力は８個より十分に多いクロックパルス
について平均されることになる。この符号変換器の適当
なクロック周波数は２．０捌ＭＨＺである。

従ってこの符号変換器はＭＯＳ型の大規模集積回路技術
により、１個の集積回路または１個の集積回路の一部分
に構成することができる。ここに述べた方法および装置
は、電話通話により変調された直線ＰＣＭ信号をアナロ
グ電話信号に変換するに適するものであるが、本発明は
他のデジタル信号にも同様に適用することができる。

これらの装置は、圧縮形のＰＣＭ信号を直線ＰＣＭ信号
に変換する公知のＰＣＭェクスパンダと組み合せて応用
すれば、圧縮形のＰＣＭ信号からアナログ信号を得るた
めの装置を構成することもできる。オフセット信号の実
用上の値については、直線ＰＣＭの電話通話信号をアナ
ログ信号に変換するためには、クロツク周波数が２．０
４８ ＭＨ２のときＶ／１６が最適であった。

最適なオフセット信号の値はクロック周波数により変化
する。以上述べたように、本発明によればＰＣＭ情報か
らアナログ情報、またはアナログ情報に容易に変換でき
るパルス密度符号の出力を得ることができる。

本発明の装置には高精度のアナログ部品を必要としない
ので、集積回路により構成することが可能となる著しい
特長がある。

【図面の簡単な説明】

第１図は本発明実施例のＰＣＭ情報をパルス密度符号に
復調するための装置の構成図、第２図は２の補数符号に
適用されるオフセット信号発生器および加算点の構成図
、第３図は２の補数符号によるＰＣＭ信号をパルス密度
符号に変換する符号変換器の構成図、第４図は符号変換
器の構成を現在入手できる部品構成により示すさらに詳
細な構成図、第５図は第４図に示す符号変換器の部分構
成図であって、内部の論理配列を示す図、第６図は符号
変換器の動作を示す図、第７図は５ビット構成に対する
動作例を説明する図で、入力に連続に十４を与えた場合
、ｘ，ｑ，ｘ−ｑの値を示す図。 １・・・・・・ＰＣＭ入力端子、２…・・・オフセット
信号、３・・・・・・加算点、４・・・・・・オフセッ
ト信号の加算されたＰＣＭ入力、５・・・・・・帰還さ
れた出力信号、６・・・・・・減算点、７・・・・・・
信号（ｘｎ−ｑｎ）、８・・・・・・デジタル積分器、
９・・・・・・信号（ｌｎ−，）、１０・・・・・・閥
値検出器、１１・・・・・・出力信号、１２・・・・・
・低域炉波器、１３・・・・・・アナログ出力、１００
・・・・・・符号変換器。 第６図 図 隣 第２図 第３図 第４図 第５図 第７図

Claims (1)

1. 【特許請求の範囲】 １ 定められた速度で入力されその１語がｍビツト構成
   であるＰＣＭ信号を、 高い電圧値と低い電圧値とを交
   互にとり、 その平均値が上記ＰＣＭ信号の語毎の値を
   表わすパルス密度変調信号に変換するＰＣＭ信号の変換
   装置において、（１）ｍ桁の容量があり、 それぞれ第一および第二の群の入力端に並列に、 そ
   れぞれｍ桁からなり２の補数の形態で表わされた第一お
   よび第二の語を受信するように配列され、 出力にはこ
   の第一および第二の語の各桁毎の和およびオーバーフロ
   ーする２進符号の「１」を送出するように構成された２
   進加算回路１２０と、（２）それぞれ入力端および出力
   端のあるｍ段構成で、 各段の入力端は上記２進加算回
   路の各桁出力に接続され、 各段の出力端は上記２進加
   算回路の第一の群の各桁の入力端に接続され、 クロツ
   ク信号に同期して１クロツク周期毎に上記各段の入力端
   の信号を上記各段の出力端に与えるように構成された２
   進蓄積回路１３０と、（３）上記２進加算回路１２０の
   第二の群の入力端にｍ桁のＰＣＭ信号を与えるように構
   成された入力回路と、（４）上記ＰＣＭ信号の速度より
   高速の一定速度であつて、上記２進蓄積回路および上記
   ２進加算回路のクロツク信号を供給するクロツク信号源
   と、（５）前記２進加算回路からオーバーフローデジツ
   トをパルス密度変調信号として出力する出力回路とを備
   え、（６）上記入力回路に入力ＰＣＭ信号の極性を表わ
   す符号を反転させる反転回路を含み、（７）上記２進蓄
   積回路および上記２進加算回路がその連繋同作により各
   オーバーフローデジツトを１クロツク周期にわたり保持
   するように構成され、（８）上記出力回路には、 １デジツトの容量の別の加算回路（１２０の第１４段
   目）および１段構成で上記クロツク信号源のクロツクに
   同期して動作する別の２進蓄積回路（１３０の第１４段
   目）を備え、 この別の加算回路とこの別の２進蓄積回
   路とが連繋して１個の２進符号を発生しかつ蓄積するよ
   うに構成され、（９）この別の加算回路の入力には上記
   ２進蓄積回路の第ｍ番目のオーバーフローデジツトを受
   け、 このオーバーフローデジツトが与えられたときに
   この別の２進蓄積回路の内容を反転するように構成され
   、（１０）この別の２進蓄積回路の内容がこの装置の出
   力信号となるように構成されたことを特徴とするパルス
   符号並直列変換信号の変換装置。 ２ 上記別の２進蓄積回路の出力端がさらに追加された
   反転回路１２２を介して上記別の加算回路の入力端子に
   接続され、 この加算回路の出力端子は上記別の２進蓄
   積回路の入力端に接続され、 この入力端に和を与える
   ように構成された特許請求の範囲第１項記載のパルス符
   号並直列変換信号の変換装置。 ３ 上記入力回路に、 固定されたオフセツト信号を発生する回路と、 この
   回路から発生されたオフセツト信号を入力ＰＣＭ信号に
   加算する回路とを含む 特許請求の範囲第１項または第
   ２項記載のパルス符号並直列変換信号の変換装置。 ４ 上記クロツク信号源の発生するクロツク信号が、Ｐ
   ＣＭ信号のパルス速度の２５６倍である特許請求の範囲
   第１項ないし第３項のいずれかに記載のパルス符号並直
   列変換信号の変換装置。 ５ 蓄積回路用集積回路としてｍ＋１段の容量のある回
   路が用いられ、このうちの１段が上記別の２進蓄積回路
   に割当てられ、 加算回路用集積回路としてｍ＋１桁分
   の容量のある回路が用いられ、このうちの１桁分が上記
   別の加算回路に割当てられた 特許請求の範囲第１項な
   いし第４項のいずれかに記載のパルス符号並直列変換信
   号の変換装置。