JPS6027190B2 - 論理装置 - Google Patents

論理装置

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JPS6027190B2
JPS6027190B2 JP51136454A JP13645476A JPS6027190B2 JP S6027190 B2 JPS6027190 B2 JP S6027190B2 JP 51136454 A JP51136454 A JP 51136454A JP 13645476 A JP13645476 A JP 13645476A JP S6027190 B2 JPS6027190 B2 JP S6027190B2
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    • H10D84/90—Masterslice integrated circuits
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Description

【発明の詳細な説明】 本発明は、電界効果トランジスタ（ＦＥＴ）回路に関し
、更に詳細には、ディプリーション形ＦＥＴ負荷装置を
含むＦＥＴ論理回路に関する。
従来、規格化されたＦＥＴ集積回路のレイアウトはマス
タースライス法により行なわれていた。マスタースライ
ス法の場合、ウェハ上の金属ゲート及び薄い酸化物の位
置及び相互の接続を変更する事によりあらゆる回路を形
成しうるように規格化された拡散アレイがウェハ上に形
成されている。マスタースライスは同一の基本的な拡散
パターンをもつ。ｌＥＥＥ Ｊｏｕｍａｌ ｏｆ Ｓｏ
ｌｉｄ ＳｔａｔｅＣｉｒｃｕｉｔｓＳＣ２蓋、４号、
１９６７年１２月、１８２−１９０頁にはＡ．Ｗｅｉｎ
はｒ袋ｒ氏によりマスタースライス法が述べられている
。そこには、半導体ゥェハ中に平行に間隔を於いて並べ
るれた拡散パターンと、相互接続金属化パターンを含む
ＦＥＴ集積回路構成が述べられている。レイアウト法は
、一定のマスタースライス拡散パターンを形成するため
チップを横切る多数の拡散行を形成する段階を含む。こ
の一定の拡散パターンをもつウェハは、この状態で貯蔵
され後に金属化されたゲートを拡散パターン上に設ける
事により、特定の回路に仕立て上げられる。このレイア
ウトは、ＦＥＴ装置を形成している一定の拡散パターン
上に金属化ゲートを配置する事によって特定の回路を構
成する場合に、わずかな自由度しか与えない。特定の回
路に構成された拡散行の相互接続の変更は夫々の拡散行
に沿った金属化ゲートの位置を変更する事及び貫通孔に
よるこれら金属化ゲートと一定の拡散パターンとの相互
接続を変更する事によってのみ達成できる。この先行技
術は一次元のレイアウトを規格化する。この方法は論理
的にさほど複雑ではない抵密度の集積回路は効果的であ
ったが、装置の位置及び相互接続の際の融通性に欠ける
ので複雑な論理機能が用いられる高密度集積回路の場合
には、この方法を使用するのは問題があった。大規模集
積回路の単位面積あたりの論理機能を更に高めるために
は、融通性及び実装密度が更に高められた回路レイアウ
トが要求される。従って、本発明の目的は、大規模集積
回路の回路実装密度を高める事にある。
本発明の他の目的はＬ大規模集積回路の回路レイアウト
の融通性を高める事にある。
本発明の他の目的はＦＥＴ静的回路の改善された回路構
成を提供するにある。
本発明の更に他の目的は、デイプリーション形ＦＥＴ負
荷回路の改善された回路レイアウトを提供するにある。
上記目的は、本明細書以下に述べられるディプリーショ
ン形ＦＥＴ負荷装置の改善された形態により達成される
。本発明は、半導体基板の表面に形成された平行に間隔
を於いて横方向に延びている拡散セグメントと、基板の
表面を覆って形成された絶縁層と〜絶縁層上に設けられ
た平行に間隔を於いて縦方向に延びている金属線とより
なるＦＥＴ論理機能レイアウトに特に応用される。
静的論理アレイ中のディプリーション形負荷装置は、Ｆ
ＥＴ静的負荷装置のドレィン拡散として働ら〈第１の横
方向拡散セグメントを含む。この第１の横方向拡散セグ
メントから離隔して第２の横方向拡散セグメントが設け
られ、これがＦＥＴ静的負荷装置のソース拡散として働
ら〈。第１の横方向拡散セグメントは、第２の横方向拡
散セグメントと並置して設けられており、且つこれら拡
散セグメントの間に夫々チャネル領域及び基板を限定す
る。絶縁層はチャネル領域上の薄い部分と、第２の横方
向拡散セグメント上に形成された貫通孔とをもっている
。縦方向に延びている金属線が第１の横方向拡散セグメ
ント及び第２の横方向拡散セグメントを廉切って形成さ
れ、上記貫通孔により、第２の横方向拡散セグメントと
電気的に接続されてソース接点を形成しまた、チャネル
領域に近接した絶縁層の薄い部分にゲート電極を形成し
、更に装置のための出力電極をも形成している。この高
実装密度のＦＥＴ負荷装置の形態は、ＦＥＴ負荷装置を
含む回路を形成するのに必要な金属線及び貫通孔の数を
少なくし、横方向の回路実装密度を高め、大規模集積回
路の回路レイアウトの融通性を高める。本明細書で説明
されるＭＯＳＦＥＴ装置は、Ｐ型基板にソース領域とド
レィン領域を拡散により間隔をあげて形成する事、ソー
ス領域とドレィン領域との間のチャネル領域上に二酸化
シリコンの如き絶縁ゲートを形成する事、次いでチャネ
ル領域上に導電性のゲート電極を形成する事により製造
された電界効果トランジスタである。
この種の装置はェンハンスメント形Ｎチャネル・トラン
ジスタである。このような装置のソース領域がアース電
位で、ドレイン領域が正電位にバイアスされているとす
れば、ゲートーソース間電圧ＶＧｓが装置の闇値電圧Ｖ
Ｔよりも正になっている限り、装置は導適する（この装
置の場合ＶＴは通常正の値である）。Ｖｃｓの値がＶＴ
よりも小さい場合、導通は起らない。本明細書で説明さ
れる回路は「Ｎチャネル・ディプリーション形ＭＯＳＦ
ＥＴも使用しており、これは上述の形態と同様ではある
がイオン・インプラント法により作られた拡散領域の間
にＮチャネルをもつ。
Ｎチャネルのインプラント法の１例は伍ＥＥ ＪｏｍＭ
１ ｏｆ Ｓｏｌｉｄ Ｓｔａに Ｅ１ｅＣ口ｏｎｉＣ
Ｓ「１９７３牢６月、２２６頁−２３０頁を参照された
い。Ｐチャネルディプリーション形ＭＯＳＦＥＴに関し
てはＳｏｌｉｄＳｔａｔｅＥｌｅｃｔｒｏｎｉｃｓ、１
９７２年、１９蓋、１２３７頁一１２４３頁を参照され
たい。デイプリーション形ＦＥＴ装置を製造するための
他の方法は米国特許第３６５３９７８号及び第３８６８
２７４号に述べられている。ディプリーション形ＦＥＴ
装置は、ゲートーソース間電圧ＶＧｓが装置のピンチ・
オフ電圧ＶＰ（ＶＰは通常負である）よりも正である限
り導適する。非導通にするためには、ゲート電圧をソー
ス電圧に対してピンチ・オフ電圧ＶＰよりも負にしなけ
ればならない。ゲートがソースと同電位にあるならば、
装置は導通し続ける。本発明はＮチャネルのＦＥＴを使
用して説明されるが、ＰチャネルのＦＥＴを使用しても
良いのは当然である。
Ｐチャネルのェンハンスメント形及びディプリーション
形ＦＥＴ装置は電圧の極性が反対にされる点を除き「
Ｎチャネルのェンハンスメント形及びディプリ−ション
形ＦＥＴ装置と同様な動作をする。従って、本明細書に
述べられる語“低電圧”とはアース電位として示される
ソース電位として参照され且つ語“高電圧”とはＰチャ
ネル装置の場合負で、Ｎチャネルの場合は正の電位をも
つドレィン電圧として参照される。時には、高い方の電
圧レベル若しくはドレイン電圧レベル（例えばｐチャネ
ルの装置の場合−５Ｖから−１７Ｖまで、Ｎチャネルの
装置の場合十５Ｖから十１７Ｖまで）を論理的に１のレ
ベルとして参照する事が好ましい。同様に代表的な例で
はＮチャネルの場合ＯＶから２．２Ｖ、Ｐチャネルの場
合ＯＶから−２．２Ｖであるソース電圧則ちアース電位
若しくは低い方の電圧を論理的に０のレベルとして参照
することが好ましい。本明細書では、前述のＷｅｊｎは
ｒ袋ｒが提案したレイアウト法をェンハンスメントーデ
ィプリーション形回路に適用した改良型のディプリーシ
ョン形負荷装置の構造が開示される。
自己バイアスＦＥＴ負荷装置の構造は縦方向に延びる単
一の金属線を含み、これはＦＥＴ装置のソース接点とし
て、ＦＥＴ装置のゲート電極として及びＦＥＴ装置が負
荷になっている回路の出力線としての３つの機能を達成
する。この構造の利点が横方向の回路実装密度を高める
。これは袴のＰＬＡ（ｐｒｏ母ａｍｍｅｄｌｏｇｃａｎ
ａｙ）の論理回路及びデコーダ回路に有用である。
集積化されたブス・バー形態が、本発明のディプリーシ
ョン形負荷装置を使用する静的論理アレイに対してドレ
イン電圧及びアース電圧を供給するために開示される。
第ＩＡ図は参考例としてのディプリーション形ＦＥＴ負
荷装置を使用しているェンハンスメント形／ディプリー
ション形ＦＥＴインバータ回路のアレイを示す。回路は
ＰＬＡを駆動するデコーダ回路として動作するように複
数個のィンバータとしてレイアウトされている。ＰＬＡ
はＷｅｉｎはｒ群ｒの提案した回路を修正したアレイと
してレイアウトされても良い。第ＩＡ図のＢ−Ｂ′線に
沿って切断したディプリーション形ＦＥＴ負荷装置ＩＡ
の断面図が第ＩＢ図に示される。第ＩＡ図のＰＬＡデコ
ーダの回路図が第ＩＣ図に示される。本発明のディプリ
ーション形ＦＥＴ負荷装置は、第ＩＡ図に示されるよう
に半導体基板５の表面に於いて、平行に間隔を於いて横
方向に延びている拡散領域２，４及び１６のアレイを含
むＦＥＴ論理機能レイアウトに特に有用である。絶縁層
８が基板５の表面に形成され、且つ平行に間隔を於いて
縦方向に延びている金属線１２，１５，１８及び２２が
絶縁層８の表面に形成される。ディプリーション形ＦＥ
Ｔ負荷装置ＩＡは静的論理回路技法で使用しても良い。
ディプリーション形ＦＥＴ負荷装置ＩＡの構造は第ＩＡ
図と第ＩＢ図を参照する事により更に明確になる。第１
の横方向拡散領域２はＦＥＴ負荷装置ＩＡのドレィン拡
散領域として働らく。拡散領域２から離隔した第２の横
方向拡散領域４はＦＥＴ負荷装置ＩＡのソース拡散領域
として鰯ら〈。第１の横方向拡散領域２は第２の横方向
拡散領域４と並置され、基板５内でこれら２つの拡散領
域間にチャネル領域を限定する。絶縁層８はチャネル領
域６上で薄い部分１４を有し、第２の横方向拡散領域４
の上では貫通孔１０を有する。縦方向に延びる金属線１
２が横方向拡散領域２及び４の上にまたがって形成され
、貫通孔１０を通り拡散領域４と電気的に導通したソー
ス接点を形成すると共にチャネル領域６に近接した絶縁
層８の薄い部分１４上にＦＥＴ装置ＩＡのゲート電極を
形成し、更にＦＥＴ装置ＩＡのための出力電極１２をも
形成する。ＦＥＴ負荷装置ＩＡの構成に必要な金属線及
び貫通孔の個数は先行技術の場合と比較して少なく従っ
て、このような負荷装置を使用する回路に関する横方向
の回路実装密度が高められる。ＦＥＴィンバータは、第
ＩＡ図及び第ＩＣ図に示されたようにデイプリーション
形ＦＥＴ負荷装鷹ＩＡをェンハンスメント形ＦＥＴ論理
装置３Ａに接続することにより形成される。基板５内の
第３の横方向拡散領域１６は第２の横方向拡散領域４か
ら離れて形成され、ＦＥＴ論理装置３Ａのソース拡散領
域となるように縦方向に延びる金属線１８を介してソー
ス電圧源に接続されている。第２の横方向拡散領域４は
第３の横方向拡散領域１６と並置されており且つこれら
の拡散領域の間にチャネル領域１４を限定する。絶縁層
８はＦＥＴ論理装置３Ａに関する第２のチャネル領域１
４′上で薄くされており、またこの第２のチャネル領域
１４′上の絶縁層８の上には縦方向に延びる金属線１５
がある。このような方法により、ＦＥＴ論理装置３Ａが
形成される。金属線１５はィンバータの入力電極として
働く。ＦＥＴ負荷装置の金属線１２は、このようにして
形成されたヱンハンスメント形／ディプリーション形イ
ンバータのための出力端子として働く。第ＩＡ図を参照
する事により、ェンハンスメント形／デイブリーション
形ィンバータのアレイの横方向回路実装密度が、高めら
れる事がわかる。第２Ａ図は、本発明のディプリーショ
ン形ＦＥＴ負荷装置の実施例を用いるェンハンスメント
形／デイプリーション形フリツブ・フロツプ回路を示す
。
第２８図は、第２Ａ図で示されたディプリーション形負
荷装置２６の断面図であって、一般的な論理回路の構成
に於いて負荷装置の密度の高められた形状が及ぼす利点
を示している。第２Ｃ図は、第２Ａ図に示された装置の
接続状態を示す回路図であり、各要素は同一番号で示さ
れている。縦方向に延びている金属性のプスバー２２は
、ディプリーション形ＦＥＴ負荷２６の拡散領域２韓‘
こ貫通孔３０‘こより接続されている横方向に延びてい
る金属性のブスバー２４に連結されている。ドレイン電
圧がブスバー２２及び２４により負荷装置に供給される
。貫通孔８２がディプリーション形ＦＥＴ負荷装置２５
の拡散領域８０にブスバー２２を接続する。このレイア
ウト方法の特徴の一つは、ディブリーション形ＦＥＴ負
荷装置とドレィン電位のブスバーとの接続の融通性にあ
り則ち、負荷装置２５が縦方向に延びるブスバー２２に
接続され、負荷装置２６が横方向に延びるブスバ−２４
に接続される点にある。負荷装置２６のゲート金属３２
は金属線４０により負荷装置２６を残りの回路に接続す
る。代替的には、拡散領域３４が拡散領域４２と合併さ
れても良く、この場合には、縦方向に密度の高い回路が
つくられる。ブスバー１９，２２及び２４が第２Ａ図に
示されているが、第２Ａ図のアース用のブスバー１８は
第３Ａ図及び第３Ｂ図のアース用のプスバー１０６と同
じでブスバー２２は第３Ａ図及び第３Ｂ図のプスバー竃
０４「フスバー２４はプスバー１０８に夫々相当してい
る。第２Ｄ図及び第２Ｅ図は、第２Ａ図のブスバー２４
を使用する代わりに第２Ａ図の拡散領域２８を横方向に
延長して拡散領域２８′とし貫通孔３１により縦方向に
延びるブスバー２２と接続する選択的構成を示す。
第１図に示されたこの選択的構成は第２Ａ図及び第３図
に示されたレイアウトでの回路の構成に於ける融通性を
更に高める。第３Ａ図及び第３Ｂ図を参照するに、縦方
向に延びている２本のアース用ブスバー１０６及び１１
４を用いる事により、アース電流のより好ましい分布が
得られる。貫通孔１１０及び１１２がブスバ−１０６を
拡散領域１２２及び１２０の夫々に接続している。上記
拡散領域１２２及び１２０は貫通孔１１８及び貴１６の
夫々によりプスバー１１４に接続されている。第３Ａ図
及び第３Ｂ図を参照するに、本発明のディプリーション
形ＦＥＴ負荷装置及びブスバーのレイアウトにより集積
回路形態を種々に変更できる融通性が示される。
平行に間隔を於いて横方向に延びている拡散領域１３４
？ 亀２０，１４２，１４４，１４６？ １２２，１６
２及び１６４が半導体基板５の表面に形成される。絶縁
層８が基板５を覆って付着され、平行に間隔を於いて縦
方向に延びている金属線のブスバー１０６，１０４及び
１１４等が絶縁層８上に形成される。ブスバー喜０４は
、Ｖｏｏパッド１００を通ってドレイン供給源に接続さ
れる。ブスバー１０６はアースパッド１０２を通ってア
ース電源に接続される。ディブリーション形ＦＥＴ負荷
装置１２４，１２６，１２８，１３０及び１３２はブス
バー１０４に連結され横方向に延びたブスバー１０８に
夫々の負荷装置が１つ１つ釣り下げられているように夫
々接続されている。このような方法でのディプリーショ
ン形ＦＥＴ負荷装置の釣り下げられているような接続の
場合、負荷装置を通って流れる大きな電流によりブスバ
ーに沿って次々に生じる電圧降下を最少限にするため金
属性の横方向に延びるブスバ−１０８を使用しても良い
。第３Ａ図及び第３Ｂ図はこのレイアウトが複数のソー
ス・レールを駆動しうる事を示す。
列方向は２本のアース用ブスバーを含む。前述のＷｅｊ
ｎ戊ｒ群ｒの例では「列方向に回路を付加する鏡に一定
量の列方向高さが必要である。
列方向の高さが“Ｙ”であるｉ針固の回路を仮定すると
、１列当り‘こ使用される縦方向の高さの平均量印ま、
Ｈ＝１０Ｙ−×ここで、“×”はソース共有により節約
された配線チャネルである。
第３図に示された構造は以下の利点をもつ。
１ 負荷装置が列を横切って横方向に置かれる。
列に回路を付加してもその列の高さは必ずしも増加しな
い。２ ソース・レール上に設けられる回路の数は配線
及び物理的間隔によってのみ制限を受ける。
３ 負荷装置は最も効果的な配線を行なうために列を横
切って任意に移動できる。
４ ドレィン拡散領域は回路ゲート及び配線を支持する
ために必要な最小の長さ‘こ保持され従って、ゲートの
寸法がより小さくなり且つ回路の速度が高められる。
５ 負荷装置は金属線により回路に接続され従って、回
路網の静電容量及び直列抵抗を減少できる。
６ 図示の如き、２本のアース用バーを使用する場合、
電流路が２本形成され従って、ソース・レールの電圧降
下が少なくなりその結果ゲートの寸法が更に小さくなる
。
７ 回路密度が高められるので、配線の長さが最小に保
たれる。
回路の高さを示す一般式は以下の如くである。
ＣＢＨ＝（Ｋ，／Ｋ２）×６十ＬＤＨ（ＩＶＤＤレール
当り）ここで・、 ＣＢＨ： 配線チャネルの回路ブロック高さＫ，き １
ブロック当り回路数Ｋ２ ： １ソース・レール当りの
平均回路数６ ： １ソース当りの配線チャネル数−共
有ブロックＬＤＨ： 負荷装置高さ（一定） 第３Ａ図及び第犯図は、先に述べた回路構造を支持する
ためのブスバー構造を示している。
１列当りの横方向レール数は支持されるべき負荷装置の
数の関数である。
この構成は両面のブスバ−を可能にし、且つチップを横
切って数回くり返して設けられても良い。フロック間の
総体的な配線は第３Ａ図に示された１９６の如き拡散に
よるアンダーパス（これは金属線量９２を他のべロック
へ至る金属線２００へ接続している）を必要とする。こ
の構造はブロック間の配線及びドレィン電位のブスバー
構造全体に沿った負荷装置の配置を可能にする。
【図面の簡単な説明】
第ＩＡ図は改善されたディプリーション形ＦＥＴ負荷装
置を含むィンバータの並列アレイを含むＰＬＡデコーダ
を示す図、第ＩＢ図は第ＩＡ図のＢ−Ｂ′線に沿って切
断したディプリーション形負荷装置の断面図、第ＩＣ図
は第ＩＡ図に示されたＰＬＡデコーダの回路図、第２Ａ
図は改善されたディプリーション形ＦＥＴ負荷装置の他
の実施例を使用したフリップ。 フロップ回路図、第２１８図は第２Ａ図のＢ−Ｂ′線に
沿って切断した断面図、第２Ｃ図は第２Ａ図の回路図「
第２Ｄ図は第２Ａ図の金属性ブスバー２４の代わり‘こ
拡散バー２８′を使用している代替的実施例を示す図、
第２Ｅ図は第２Ｄ図のＥ−Ｅ′線に沿って切断した断面
図、第３Ａ図及び第３Ｂ図は大規模集積回路構造にディ
プリーション形ＦＥＴ負荷装置を使用する複数個のＦＥ
Ｔ回路の１例を示す図である。２，４…・・・拡散領域
、１０・・・・・・貫通孔、車２・・・・・・金属線、
１４…・・・チャネル領域。 ＦＴＧ‐亀Ｂく 〇 ｕ Ｆ１Ｇ‐亀Ｃ ＦＩＧ．２Ａ ＦＩＧ２Ｂ 門Ｇ。 ２Ｃ ＦｇＧ．２０ ＦＩＧ．２Ｅ 詩 ９ 山 ■ ｍ 〇 山

Claims (1)

    【特許請求の範囲】
  1. １ 半導体基板上に於いて、第１の方向に平行に配列し
    た拡散領域と、上記第１の方向に直交する第２の方向に
    平行に配列した金属配線とを有するＦＥＴ論理装置であ
    つて、上記金属配線の端部に於いて上記金属配線をソー
    ス領域への接続部及びゲート電極として用い且つ上記拡
    散領域の一部をソース領域及びドレイン領域として用い
    たデイプリーシヨン型負荷装置を、上記第１の方向に配
    列したものと、上記拡散領域の他の一部をソース領域及
    びドレイン領域として用い且つ上記金属配線に選択的に
    接続した能動装置を上記第１の方向に配列した複数の列
    とを含む論理装置。
JP51136454A 1975-12-19 1976-11-15 論理装置 Expired JPS6027190B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US642513 1975-12-19
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