JPH0831578B2 - マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 - Google Patents

マスタ−スライス方式のゲ−トアレ−半導体集積回路装置

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JPH0831578B2
JPH0831578B2 JP61144368A JP14436886A JPH0831578B2 JP H0831578 B2 JPH0831578 B2 JP H0831578B2 JP 61144368 A JP61144368 A JP 61144368A JP 14436886 A JP14436886 A JP 14436886A JP H0831578 B2 JPH0831578 B2 JP H0831578B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays

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  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マスタースライス方式により構成される半
導体集積回路に関し、特にCMOSゲートアレーの基本セル
に関するものである。
〔従来の技術〕 従来、この種のマスタースライス方式による半導体集
積回路のうち特にゲートアレー方式の半導体集積回路
は、予め半導体ウェハー上に複数のトランジスタ等の素
子より成る基本セルをマトリックス上に並べておき、そ
の基本セルをそれぞれ配線で結ぶ等により所望する回路
機能を実現するもので、短期間で集積回路が得られる
為、近年、多数のゲートアレーが製品化されている（例
えば、特公昭60−145642号公報、ゲートマレーマニュア
ル（ミマツデータシステム出版）等）。
第７図にゲートアレーのチップ概略図を示す、外部と
のインターフェースを行なう入出力バッファー用のセル
10がチップ９の周辺部にあり、チップ中央部には基本セ
ル11が設けられている。基本セル11は図示の様にマトリ
ックス状に並べられており、基本セルの構造は様々な形
状なものが用いられている。
第８図に従来から用いられているCMOSゲートアレーの
基本セルの１例を示す。Ｐチャンネル型MOSトランジス
タ（以下Pch Trと略す）１とＮチャンネル型MOSトラン
ジスタ（Nch Trと略す）２とがPoly Siゲート３の長手
方向に対向して設けられており、Pch TrにはP+拡散層４
が設けられ、Nch TrにはN+拡散層５が設けられ、それぞ
れに電源及びGND配線が一層のAl配線で配設されてい
る。
第８図の基本セルを利用し、ノンインバーティングバ
ッファ及び３入力ANDゲートを実現した例を第９図およ
び第10図に示す。またその等価回路を第11図および第12
図に示す。第９図、第10図において実線は１層の配線、
点線は２層の配線、「・」は拡散層及びポリシリコンゲ
ートと１層配線とを接続するコンタクト、「」は１層
配線と２層配線とを接続するスルーホールである。第11
図および第12図の等価回路はPch Tr101〜104と、Nch Tr
201〜204とで構成されているCMOS回路である。
〔発明が解決しようとする問題点〕
従来の基本セルを使用し機能ブロックを実現する場合
には、Pch TrとNch Trが第４図に示す様に図面上の上側
にPch Tr、下側にNch Trが並び、かつ横方向には同一導
電型のトランジスタが並んでいた為、必ず上側のPch Tr
と下側のNch Trを接続する必要があり、必然的に上下方
向の配線が増える為、第９図、第10図に示した例の様に
２層の配線が増える。
一般にCMOSゲートアレーにおいては機能ブロック上を
他の２層配線が通過する為、機能ブロック上で２層配線
を使用していると配線性が悪化し未配線が発生する可能
性が高くなる。
また、機能ブロックを実現する上で必ず上のトランジ
スタと下のトランジスタとをペアで使用しなければなら
ないのでブロック作成の自由度が低いという欠点があっ
た。
また、基本セル上を走る電源及びGND配線は１層Alが
多く用いられているが、配線のマイグーションの問題か
ら、十分に太い配線を使用しなければならず、チップ面
積が増加するという欠点もあった。
〔問題点を解決するための手段〕
本発明の半導体集積回路装置は、第１導電型のMOSト
ランジスタ群のゲート配線と第２導電型のMOSトランジ
スタ群のゲート配線は予め分離されている前記第１およ
び第２導電型のMOSトランジスタ群を有し、前記第１導
電型のMOSトランジスタ群と前記第２導電型のMOSトラン
ジスタ群が縦方向に１群づつ配置されて構成される基本
セルを１次元的に複数個横方向に配列した行が、予め決
められた間隔を空けて互いに平行に複数行配列され、前
記間隔は配線領域として使用されるマスタースライス方
式のゲートアレー半導体集積回路装置において、隣合う
トランジスタ群は互いに逆導電型のトランジスタ群から
なるものである。
〔実施例〕
第１図は本発明の第１の実施例の基本セルのレイアウ
ト図である。
第１図のPch Tr1とNch Tr2と並びは第５図に示す様に
２つずつPch Tr,Nch Trが横方向に並び、かつ、縦方向
には、必ずPch TrとNch Trとが並ぶ様になっている。
電源配線７及びGND配線８は、縦方向には、点線で示
す２層配線で行なわれている。一般に１層配線よりも２
層配線が厚いので配線のマイグレーションに対して非常
に有利である。一方図中実線で示す１層の電源及びGND
配線は高々２セル分の電流が流れるのみであるから配線
幅は、さほど太くなくても問題ない。
本発明においては、Pch TrとNch Trのペアは、従来例
の様に縦方向だけでなく横方向にも選択することが出来
るので、第３図に示す様に機能ブロックを実現すること
が出来る。第３図（ａ）は第11図と全く同じノンインバ
ーティングバッファーを本発明のセルを利用し実現した
ものである。第３図において実線は一層配線であり、点
線は２層配線である。
第３図（ａ）の機能ブロックの配線においては、２層
配線を全く使用せずに互いのトランジスタを接続するこ
と出来ており配線性が向上している。
また３入力ANDゲートを本発明の基本セルを利用して
実現した例を第３図（ｂ）〜（ｄ）に示す。第12図に示
す回路図のPch Tr101〜104とNch Tr201〜204とが第３図
（ｂ）〜（ｄ）の各々のトランジスタに対応している。
第３図（ｂ）の例は、横方向のPch Tr群とNch Tr群とを
使用して実現した例であり、２層配線を使用せずに実現
することが可能であり配線性が向上する。
一方第３図（ｃ），（ｄ）は、従来と同様に、縦方向
のPch Tr群とNch Tr群とを互いに接続した例である。特
に第３図（ｄ）は、第10図の従来のセルを使用したAND
ゲートの機能ブロックと全く同じであり、従来の機能ブ
ロックがそのまま利用出来る事を示している。
また第３図（ｃ）は第３図（ｄ）と同じ様に縦方向の
Tr群を互いに接続しているが、機能ブロックを構成して
いるセルの並び方が第３図（ｄ）と異なるので、配線が
若干異なっている。
一般にゲートアレーにおいては、上で述べた様な単純
ゲートだけでなくラッチ、フリップ・フロップ等のより
大きな機能ブロックがよく用いられるが、これらの大型
機能ブロックは、単純ゲートを複数個使用して実現して
いるので、本発明の基本セルを使用すれば、機能ブロッ
ク作成の自由度が向上し、その結果配線性のよい機能ブ
ロックを作成することが出来る。
また、第１図に示した実施例ではPch Tr群とNch Tr群
とが第５図に示す様に２個ずつ交互に並んでいるが、第
６図に示す様にPch Tr群とNch Tr群とを１個づつ交互に
横方向に並べてもよい。その実施例を第２図に示す。第
２図の第２の実施例においては、第１図に示す第１の実
施例の様にあらかじめ一層配線による補助的な電源配線
を引いておく必要はなく、機能ブロック作成時必要に応
じて２層の電源ラインから、スルーホールを設置して１
層で配線すればよいで、横方向の補助電源配線は不要と
なり、機能作成の自由度はより向上する。
〔発明の効果〕
以上説明したように本発明は基本セルのPch TrとNch
Trとを交互に並べ、基本セルへの電源供給を２層配線に
よって行ない、１層配線は補助的に用いることによっ
て、機能ブロックを実現する際の自由度が向上するとい
う効果があり、その為、機能ブロックを実現する際に使
用する２層の配線を減らすことが出来、配線性を向上さ
せるという効果もある。
また、電源配線が２層配線を使用しているので配線の
マイグレーションに対しても有利になる。
【図面の簡単な説明】
第１図は本発明の第１の実施例の基本セルレイアウト
図、第２図は本発明の第２の実施例の基本セルレイアウ
ト図、第３図は（ａ）ノンインバーティングバッファの
レイアウト図、第３図（ｂ）〜（ｄ）はANDゲートのレ
イアウト図、第４図は従来の基本セルのトランジスタ並
びにを示す模式図、第５図は本発明の第１の実施例の基
本セルのトランジスタ並びを示す模式図、第６図は本発
明の第２の実施例の基本セルのトランジスタ並びを示す
模式図、第７図はゲートアレーのチップ概略図、第８図
は従来の基本セルのレイアウト図、第９図は従来のノン
インバーティングバッファのレイアウト図、第10図は従
来のANDゲートのレイアウト図、第11図はノンインバー
ティングバッファの等価回路図、第12図はANDゲートの
等価回路図である。 １……Ｐチャンネル型MOSトランジスタ、２……Ｎチャ
ンネル型MOSトランジスタ、３……Poly−Siゲート、４
……P+拡散層、５……N+拡散層、７……電源（VDD）配
線、８……GND配線、９……チップ、10……I/Oセル、11
……基本セル、101〜104……Ｐチャンネル型MOSトラン
ジスタ、201〜204……Ｎチャンネル型MOSトランジス
タ、I1〜I3……入力端子、Ｏ……出力端子。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１導電型のMOSトランジスタ群のゲート
    配線と第２導電型のMOSトランジスタのゲート配線は予
    め分離されている前記第１および第２導電型のMOSトラ
    ンジスタ群を有し、前記第１導電型のMOSトランジスタ
    群と前記第２導電型のMOSトランジスタ群が縦方向に１
    群づつ配置されて構成される基本セルを１次元的に複数
    個横方向に配列した行が、予め決められた間隔を空けて
    互いに平行に複数行配列され、前記間隔は配線領域とし
    て使用されるマスタースライス方式のゲートアレー半導
    体集積回路装置において、隣合うトランジスタ群は互い
    に逆導電型のトランジスタ群からなることを特徴とする
    マスタースライス方式のゲートアレー半導体集積回路装
    置。
  2. 【請求項２】前記第１及び第２導電型のトランジスタ群
    への電源供給は主として２層配線によって行われること
    を特徴とする特許請求の範囲第（１）項記載のマスター
    スライス方式のゲートアレー半導体集積回路装置。
  3. 【請求項３】前記横方向に隣合う逆導電型のトランジス
    タ群を相互接続するか、または前記縦方向及び横方向に
    隣合う逆導電型のトランジスタ群を相互接続することに
    よって機能ブロックが実現されていることを特徴とする
    特許請求の範囲第（１）項又は第（２）項記載のマスタ
    ースライス方式のゲートアレー半導体集積回路装置。
JP61144368A 1986-06-19 1986-06-19 マスタ−スライス方式のゲ−トアレ−半導体集積回路装置 Expired - Lifetime JPH0831578B2 (ja)

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