JPS6027193B2 - 半導体回路装置 - Google Patents
半導体回路装置Info
- Publication number
- JPS6027193B2 JPS6027193B2 JP12566976A JP12566976A JPS6027193B2 JP S6027193 B2 JPS6027193 B2 JP S6027193B2 JP 12566976 A JP12566976 A JP 12566976A JP 12566976 A JP12566976 A JP 12566976A JP S6027193 B2 JPS6027193 B2 JP S6027193B2
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- Japan
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- semiconductor
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- layer
- circuit device
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Description
【発明の詳細な説明】
この発明は、ＭＯＳトランジスタを構成要素とする半導
体回路装置の改良に関するものである。
体回路装置の改良に関するものである。
ＭＯＳ−ＬＳＩの集積度の増大に伴ない、構成単位であ
るＭＯＳトランジスタのチャネル長（ソ−ス・ドレィン
間の距離）を短かくすることが要求されてきたが、この
結果、パンチ・スルー現象に伴うしきし、値電圧の短チ
ャネル効果（チャネル長が短か〈なると極端にしきし、
値電圧が低下する効果）やドレイン耐圧の低下が生じる
。従来、このようなパンチ・スルー現象による、しきい
値電圧の短チャネル効果やドレィン耐圧の低下を防ぐの
に「基板全体の不純物濃度を高くする（比抵抗を下げる
）ことが考えられたが、この方法では、基板定数ｋ（ソ
ース・基板間の電圧によろしさい値電圧の変化量を表わ
す係数）が大きくなり、ＬＳＩ構成上好ましくない、。
るＭＯＳトランジスタのチャネル長（ソ−ス・ドレィン
間の距離）を短かくすることが要求されてきたが、この
結果、パンチ・スルー現象に伴うしきし、値電圧の短チ
ャネル効果（チャネル長が短か〈なると極端にしきし、
値電圧が低下する効果）やドレイン耐圧の低下が生じる
。従来、このようなパンチ・スルー現象による、しきい
値電圧の短チャネル効果やドレィン耐圧の低下を防ぐの
に「基板全体の不純物濃度を高くする（比抵抗を下げる
）ことが考えられたが、この方法では、基板定数ｋ（ソ
ース・基板間の電圧によろしさい値電圧の変化量を表わ
す係数）が大きくなり、ＬＳＩ構成上好ましくない、。
特に負荷用のＭＯＳトランジスタのしきい値電圧が大き
く変化するので、負荷特性の低下が激しくなる。通常用
いられるＥ−○（ェンハンスメント・テイプリッション
）形ＭＯＳ−ＩＣの負荷ＭＯＳトランジスタのしきし、
値電圧：１．５Ｖ（電源電圧＝２．５Ｖ）のときの負荷
特性は、第１図の従来のＭＯＳトランジスタの負荷特性
図に示すようにも基板定数ｋの値によって大きく変化し
、ｋ≧１では、抵抗負荷の特性よりも悪い特性となる。
この発明は〜チャネル長が短かくなったときのパンチＱ
スルー現象を抑えると共に「ＭＯＳトランジスタの基板
定数ｋが大きくなっても負荷ＭＯＳトランジスタとして
の負荷特性が抵抗負荷のときの特性より悪くならない半
導体回路装置を提供することを目的としたものである。
く変化するので、負荷特性の低下が激しくなる。通常用
いられるＥ−○（ェンハンスメント・テイプリッション
）形ＭＯＳ−ＩＣの負荷ＭＯＳトランジスタのしきし、
値電圧：１．５Ｖ（電源電圧＝２．５Ｖ）のときの負荷
特性は、第１図の従来のＭＯＳトランジスタの負荷特性
図に示すようにも基板定数ｋの値によって大きく変化し
、ｋ≧１では、抵抗負荷の特性よりも悪い特性となる。
この発明は〜チャネル長が短かくなったときのパンチＱ
スルー現象を抑えると共に「ＭＯＳトランジスタの基板
定数ｋが大きくなっても負荷ＭＯＳトランジスタとして
の負荷特性が抵抗負荷のときの特性より悪くならない半
導体回路装置を提供することを目的としたものである。
以下、実施例によりこの発明を説明する。第２図はこの
発明をＮチャネルＭＯＳトランジスタに適用した一実施
例の主要部の縦断面図である。
発明をＮチャネルＭＯＳトランジスタに適用した一実施
例の主要部の縦断面図である。
図において、川ま比抵抗１０〜１５Ｑ弧のＰ形シリコン
基板〜 ２はェピタキシアル成長法、イオン注入法また
は不純物拡散法によりＰ形シリコン基板亀の一主面上に
形成され比抵抗２〜４０伽のＰ十形層「 ３はイオン注
入法または不純物拡散法によりＰ＋形層２上に１０仏仇
程度の厚さに形成されたＮ形またはＮ形層ｈ ４はＮ−
形またはＮ形層３の表面に、所定のチャネル層を形成す
るように〜被着され厚さ５００〜１０００Ａ程度に設け
られた二酸化ケイ素（Ｓｉ０２）膜よりなるゲート絶縁
膜、５はゲート絶縁膜４上に気相成長法により形成され
た多結晶シリコン層、６および７はＮ−形またはＮ形層
３のゲート絶縁膜４の下の部分をはさみＮ−形またはＮ
形層３の表面よりＰ十形層２に達するように設けられた
Ｎ十形のソース領域およびドレィン領域である。次にこ
の発明によるＭＯＳトランジスタの特徴を述べる。
基板〜 ２はェピタキシアル成長法、イオン注入法また
は不純物拡散法によりＰ形シリコン基板亀の一主面上に
形成され比抵抗２〜４０伽のＰ十形層「 ３はイオン注
入法または不純物拡散法によりＰ＋形層２上に１０仏仇
程度の厚さに形成されたＮ形またはＮ形層ｈ ４はＮ−
形またはＮ形層３の表面に、所定のチャネル層を形成す
るように〜被着され厚さ５００〜１０００Ａ程度に設け
られた二酸化ケイ素（Ｓｉ０２）膜よりなるゲート絶縁
膜、５はゲート絶縁膜４上に気相成長法により形成され
た多結晶シリコン層、６および７はＮ−形またはＮ形層
３のゲート絶縁膜４の下の部分をはさみＮ−形またはＮ
形層３の表面よりＰ十形層２に達するように設けられた
Ｎ十形のソース領域およびドレィン領域である。次にこ
の発明によるＭＯＳトランジスタの特徴を述べる。
第３図および第４図は、上記の実施例のＭＯＳトランジ
スタの負荷特性図であり、第３図はしきし、値電圧−２
．５Ｖの場合、第４図はしきし、値電圧−４Ｖの場合の
特性を示す。
スタの負荷特性図であり、第３図はしきし、値電圧−２
．５Ｖの場合、第４図はしきし、値電圧−４Ｖの場合の
特性を示す。
従来のＭＯＳトランジスタでは、第１図に示すように、
基板定数ｋが大きく（比抵抗が小さく）なると、等価的
な負荷抵抗が急激に小さくなり、基板定数ｋがｉ．０（
Ｐ形基板の比抵抗５０仇、ゲート酸化膜の厚さ１０００
Ａの場合に相当）のとき、すでに抵抗負荷の特性より特
性が劣っている。一方、しきい値電圧が負で絶対値が大
きいこの発明によるＭＯＳトランジスタの特性は、第４
図に示すように、Ｋが１．５（Ｐ十層の比低抗が２０伽
「ゲート酸化膜の厚さ１０００△の場合に相当）まで増
加しても「抵抗負荷の特性より良い特性を保っている。
しかも、第２図に示すこの発明のＭＯＳトランジスタに
おいては、基板定数ｋを小さくするためにも軒形シリコ
ン基板軍‘こ１０〜１５０例と高比競杭のものを用い「
パンチもスルーを防止するためにへＰ＋層２を２〜４８
弧と低比抵抗にしているので、基板定数ｋが大きくなっ
てても「 しきい値電圧が電源電圧と逆極性でその絶対
値をドレィン電圧の絶対値以上にすることができ、従釆
の抵抗負荷より優れた負荷用Ｍ○Ｓトランジスタができ
るようになった。この発明によるＭＯＳトランジスタに
おいて、半導体基板の比抵抗が高いため基板定数ｋが小
さく〜 しかもしきい値電圧が低いため、同一面積でド
レィン電流を多く流すことが可能になるので、同量のド
レイン電流を流すのに必要なチャネル幅を狭くできる。
またも半導体基板とソース領域およびドレイン領域との
間に低比抵抗半導体層を設けたのでもパンチＱスルーを
防いでチャネル長を１＃ｍ程度まで短くすることが可能
なので「一層「高菜種化に適している。次に第２図に示
す実施例のＭＯＳトランジスタの製造方法について説明
する。
基板定数ｋが大きく（比抵抗が小さく）なると、等価的
な負荷抵抗が急激に小さくなり、基板定数ｋがｉ．０（
Ｐ形基板の比抵抗５０仇、ゲート酸化膜の厚さ１０００
Ａの場合に相当）のとき、すでに抵抗負荷の特性より特
性が劣っている。一方、しきい値電圧が負で絶対値が大
きいこの発明によるＭＯＳトランジスタの特性は、第４
図に示すように、Ｋが１．５（Ｐ十層の比低抗が２０伽
「ゲート酸化膜の厚さ１０００△の場合に相当）まで増
加しても「抵抗負荷の特性より良い特性を保っている。
しかも、第２図に示すこの発明のＭＯＳトランジスタに
おいては、基板定数ｋを小さくするためにも軒形シリコ
ン基板軍‘こ１０〜１５０例と高比競杭のものを用い「
パンチもスルーを防止するためにへＰ＋層２を２〜４８
弧と低比抵抗にしているので、基板定数ｋが大きくなっ
てても「 しきい値電圧が電源電圧と逆極性でその絶対
値をドレィン電圧の絶対値以上にすることができ、従釆
の抵抗負荷より優れた負荷用Ｍ○Ｓトランジスタができ
るようになった。この発明によるＭＯＳトランジスタに
おいて、半導体基板の比抵抗が高いため基板定数ｋが小
さく〜 しかもしきい値電圧が低いため、同一面積でド
レィン電流を多く流すことが可能になるので、同量のド
レイン電流を流すのに必要なチャネル幅を狭くできる。
またも半導体基板とソース領域およびドレイン領域との
間に低比抵抗半導体層を設けたのでもパンチＱスルーを
防いでチャネル長を１＃ｍ程度まで短くすることが可能
なので「一層「高菜種化に適している。次に第２図に示
す実施例のＭＯＳトランジスタの製造方法について説明
する。
まず、第５図ａに示すように、境面研磨された比抵抗１
０〜１５０地のＰ形シリコン基板１上に「 ェピタキシ
アル成長法、イオン注入法または不純物拡散法により、
比抵抗２〜４０肌のＰ＋層２を１４５〜２．０仏ｍの厚
さに形成する。
０〜１５０地のＰ形シリコン基板１上に「 ェピタキシ
アル成長法、イオン注入法または不純物拡散法により、
比抵抗２〜４０肌のＰ＋層２を１４５〜２．０仏ｍの厚
さに形成する。
次に、第５図ｂに示すように「イオン注入法または不純
物拡散法により、Ｐ十層２上にＮ‐形またはＮ形層３を
厚さ１．０払ｍ程度に形成する。つづいて、第５図ｃに
示すように、Ｎ‐形またはＮ形層３上にＳｉ０３膜４を
５００〜１０００Ａの厚さに形成する。さらに、Ｓｊ０
２亀上に「気相成長法により多結晶シリコン層５を形成
し、写真製版、食刻法により、第５図ｄに示すように、
ゲート電極部など必要な部分を残してその他の多結晶シ
リコン層を除去する。次に残存する多結晶シリコン層５
をマスクとして、第５図ｅに示すように、Ｓｉ０２膜４
を食刻してゲート絶縁膜４を形成する。リンの拡散を行
いゲート電極の多結晶シリコン層５の電気伝導度を大き
くすると同時に、第５図ｆに示すように、Ｎ十形鏡であ
るソース領域６およびドレィン領域７を形成する。以下
の多結晶シリコン層５、ソース領域６、ドレィン領域７
などを被覆するＳｉＱ膜の形成、このＳｉ０２膜にコン
タクトホールの形成、コンタクトホール部における電極
の形成などは、従来のＭＯＳトランジスタの場合と同機
であるので詳細な説明は省略する。以上の説明はＮチャ
ネルＭＯＳトランジスタについて行ったが、この発明は
Ｐ形チャネルＭＯＳトランジスタについても同様に適用
できるものである。
物拡散法により、Ｐ十層２上にＮ‐形またはＮ形層３を
厚さ１．０払ｍ程度に形成する。つづいて、第５図ｃに
示すように、Ｎ‐形またはＮ形層３上にＳｉ０３膜４を
５００〜１０００Ａの厚さに形成する。さらに、Ｓｊ０
２亀上に「気相成長法により多結晶シリコン層５を形成
し、写真製版、食刻法により、第５図ｄに示すように、
ゲート電極部など必要な部分を残してその他の多結晶シ
リコン層を除去する。次に残存する多結晶シリコン層５
をマスクとして、第５図ｅに示すように、Ｓｉ０２膜４
を食刻してゲート絶縁膜４を形成する。リンの拡散を行
いゲート電極の多結晶シリコン層５の電気伝導度を大き
くすると同時に、第５図ｆに示すように、Ｎ十形鏡であ
るソース領域６およびドレィン領域７を形成する。以下
の多結晶シリコン層５、ソース領域６、ドレィン領域７
などを被覆するＳｉＱ膜の形成、このＳｉ０２膜にコン
タクトホールの形成、コンタクトホール部における電極
の形成などは、従来のＭＯＳトランジスタの場合と同機
であるので詳細な説明は省略する。以上の説明はＮチャ
ネルＭＯＳトランジスタについて行ったが、この発明は
Ｐ形チャネルＭＯＳトランジスタについても同様に適用
できるものである。
さらに、上記のようなＭＯＳトランジスタを構成要素と
するすべてのＭＯＳ−に、ＭＯＳ−氏１に適用できるこ
とはいうまでもない。以上詳述したように、この発明に
よる半導体回路においては、Ｐ形（またはＮ形）の高比
抵抗の半導体基板とこの半導体基板上に設けられた低比
抵抗のＰ＋形（またはＮ＋形）の第１の半導体層とこの
第１の半導体層の上に設けられたＮ‐形もしくはＮ形（
またはＰ‐形もしくはＰ形）の第２の半導体層とからな
る半導体基体、およびこの半導体基体の上記第２の半導
体層側の表面から所定のチャネル領域をはさんで上記第
１の半導体層内に至る領域にそれぞれ設けられたＮ＋形
（またはＰ十形）のソース領域およびドレィン領域を備
え、しきし、値電圧がドレィン電圧と逆極性でその絶対
値がドレィン電圧の絶対値以上であることを特徴とする
ＭＯＳトランジスタを構成要素としているので、上記の
ＭＯＳトランジスタの基板定数が大きくなっても、負荷
ＭＯＳトランジスタとしての負荷特性が抵抗負荷のとき
より悪くならない効果がある。
するすべてのＭＯＳ−に、ＭＯＳ−氏１に適用できるこ
とはいうまでもない。以上詳述したように、この発明に
よる半導体回路においては、Ｐ形（またはＮ形）の高比
抵抗の半導体基板とこの半導体基板上に設けられた低比
抵抗のＰ＋形（またはＮ＋形）の第１の半導体層とこの
第１の半導体層の上に設けられたＮ‐形もしくはＮ形（
またはＰ‐形もしくはＰ形）の第２の半導体層とからな
る半導体基体、およびこの半導体基体の上記第２の半導
体層側の表面から所定のチャネル領域をはさんで上記第
１の半導体層内に至る領域にそれぞれ設けられたＮ＋形
（またはＰ十形）のソース領域およびドレィン領域を備
え、しきし、値電圧がドレィン電圧と逆極性でその絶対
値がドレィン電圧の絶対値以上であることを特徴とする
ＭＯＳトランジスタを構成要素としているので、上記の
ＭＯＳトランジスタの基板定数が大きくなっても、負荷
ＭＯＳトランジスタとしての負荷特性が抵抗負荷のとき
より悪くならない効果がある。
また〜 このＭＯＳトランジスタは「半導体基板の比抵
抗が高いため基板定数ｋが小さく、しきい値電圧が低い
ため、同一面積でドレィン電流を多く流すことが可能で
、同量のドレィン電流を流すのに必要なチャネル幅を狭
くでき、さらに半導体基板とソース領域およびドレィン
領域との間に低比抵抗の第１の半導体層を設けたので、
パンチ‘スルーを防いでチャネル長を短くできるからト
詩集積化が可能となる効果がある。
抗が高いため基板定数ｋが小さく、しきい値電圧が低い
ため、同一面積でドレィン電流を多く流すことが可能で
、同量のドレィン電流を流すのに必要なチャネル幅を狭
くでき、さらに半導体基板とソース領域およびドレィン
領域との間に低比抵抗の第１の半導体層を設けたので、
パンチ‘スルーを防いでチャネル長を短くできるからト
詩集積化が可能となる効果がある。
第１図は従来の負荷ＭＯＳトランジスタの負荷特性図、
第２図はこの発明の一実施例を構成するであるＭＯＳト
ランジスタの縦断面図、第３図および第４図は実施例の
ＭＯＳトランジスタの負荷トランジスタとしての負荷特
性図、第５図ａ〜年は実施例のＭＯＳトランジスタの製
造主要工程における縦断面図である。 図において、事はシリコン基板（半導体基板）「 ２は
Ｐ十形層（第１の半導体層）、３はＮ‐形またはＮ形層
（第２の半導体層入 ４はゲート絶縁膜、５は多結晶シ
リコン層（ゲート電極）、６はＮ＋形ソース領域、７は
Ｎ＋形ドレイン領域である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。第１図 第２図 第３図 第４図 第５図
第２図はこの発明の一実施例を構成するであるＭＯＳト
ランジスタの縦断面図、第３図および第４図は実施例の
ＭＯＳトランジスタの負荷トランジスタとしての負荷特
性図、第５図ａ〜年は実施例のＭＯＳトランジスタの製
造主要工程における縦断面図である。 図において、事はシリコン基板（半導体基板）「 ２は
Ｐ十形層（第１の半導体層）、３はＮ‐形またはＮ形層
（第２の半導体層入 ４はゲート絶縁膜、５は多結晶シ
リコン層（ゲート電極）、６はＮ＋形ソース領域、７は
Ｎ＋形ドレイン領域である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。第１図 第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １ Ｐ形（またはＮ形）の半導体基板とこの半導体基板
上に形成されたＰ＾＋形（またはＮ＾＋形）の第１の半
導体層とこの第１の半導体層上に形成されたＮ＾−形も
しくはＮ形（またはＰ＾−形もしくはＰ形）の第２の半
導体層とからなる半導体基体、この半導体基体の上記第
２の半導体層側の表面から所定のチヤンネル領域をはさ
んで上記第１の半導体層内に至る領域にそれぞれ形成さ
れたＮ＾＋形（またはＰ＾＋形）のソース領域およびド
レイン領域、上記半導体基体の上記チヤネル領域の表面
に被覆されたゲート絶縁膜、およびこのゲート絶縁膜の
上に形成されたゲート電極を備え、しきい値電圧がドレ
イン電圧と逆極性でその絶対値がドレイン電圧の絶対値
以上であることを特徴とするＭＯＳトランジスタを構成
要素とする半導体回路装置。 ２ 半導体基板の比低抗が１０〜１５Ωｃｍであり、第
１の半導体層の比低抗が２〜４Ωｃｍであることを特徴
とする特許請求の範囲第１項記載の半導体回路装置。 ３ 第１の半導体層の厚さが１．５〜２．０μｍである
ことを特徴とする特許請求の範囲第２項記載の半導体回
路装置。 ４ 第２の半導体層の厚さが約１μｍであることを特徴
とする特許請求の範囲第１項ないし第３項のいずれかに
記載の半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12566976A JPS6027193B2 (ja) | 1976-10-19 | 1976-10-19 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12566976A JPS6027193B2 (ja) | 1976-10-19 | 1976-10-19 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5350683A JPS5350683A (en) | 1978-05-09 |
| JPS6027193B2 true JPS6027193B2 (ja) | 1985-06-27 |
Family
ID=14915716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12566976A Expired JPS6027193B2 (ja) | 1976-10-19 | 1976-10-19 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027193B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6418262A (en) * | 1987-07-14 | 1989-01-23 | Sanyo Electric Co | Depletion mode metal-oxide semiconductor device |
| JPS6418263A (en) * | 1987-07-14 | 1989-01-23 | Sanyo Electric Co | Manufacture of depletion mode metal-oxide semiconductor device |
-
1976
- 1976-10-19 JP JP12566976A patent/JPS6027193B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5350683A (en) | 1978-05-09 |
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