JPS60217657A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPS60217657A
JPS60217657A JP59074340A JP7434084A JPS60217657A JP S60217657 A JPS60217657 A JP S60217657A JP 59074340 A JP59074340 A JP 59074340A JP 7434084 A JP7434084 A JP 7434084A JP S60217657 A JPS60217657 A JP S60217657A
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film
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路装置の製造方法、特にＭＯ３素
子とバイポーラ素子を同一チップ上に形成する、いわゆ
るＢ　Ｉ−ＭＯ３集積回路装置の製造方法に関するもの
である。
〔従来技術〕
一般にバイポーラ素子は、占有チ・ノブ面積あたりのド
ライブ能力が大であり、アナログ量処理の精度が高いが
、集積度が低く、入力インピーダンスが低いなどの欠点
があり、一方ＭＯ３素子は入力インピーダンスが大きく
、集積度が大きいという特長をもっているので、バイポ
ーラ素子を主体とするチップ上にバイポーラ素子の上記
欠点を禎屓するＭＯ３素子を組み込むことが有効であり
、その最も代表的なものとして入力段にＭＯ３素子を用
いた演算増幅器、いわゆるＭＯＳトップのオペレーショ
ンアンプがすでに製品化され、大量に販売されている。
このような従来のＢ　Ｉ　−ＭＯ３集積回路装置はバイ
ポーラ素子としてｎｐｎ　）ランジスタ、ＭＯ８素子と
してｐチャネルＭＯ５Ｉ−ランジスタを用いたものが多
いので、以下かかるＢ　Ｉ　−ＭＯ３集積回路を代表例
として、従来の製造方法を第１図を用いて説明する。
まず第１図（Ａ）に示すように、ｐ形シリコン基板１上
にｎ形高不純物濃度の埋込み層２を形成した後、ｎ形像
不純物濃度のエピタキシャル層３を成長させる。
ついで第１図（Ｂ）に示すように耐酸化性膜、例えば窒
化膜４をマスクとして選択酸化をおこない、エピタキシ
ャル層３における素子形成部３ａ。
３ｂ間を電気的に分離するための厚い酸化膜５を形成す
る。
ついで第１図＜Ｃ＞に示すように、窒化膜４を除去し、
イオン注入時に保護膜として用いるための酸化膜６を形
成し、さらにホトレジスト膜７を形成し、そのホトレジ
スト膜７をマスクとしてボロンイオンを上記酸化膜６を
通して半導体表面部へ注入し、その後上記ホトレジスト
膜７を除去し、熱処理によって上記注入されたポロンを
ドライビング拡散させることにより、ｐ形のベース層８
とソース層９及びドレイン層１０、さらには拡散抵抗（
図示せず）を形成する。
ついで第１図（Ｄ）に示すようにイオン注入法。
ガス拡散法などによってｎ形高不純物濃度のコレクタコ
ンタクト用ｎ”１ｉｉｌｌ及びエミッタ用ｎ＋層１２を
形成する。
そして第１図（Ｅ）に示すようにリンガラス膜等の酸化
膜１３をデボジシジン後、ゲートとなる部分の酸化膜１
３と６を共に部分的に除去し、あらためてゲート酸化膜
１４を形成する。
最後に第１図（Ｆ）に示すように半導体に対する電極取
り出し部の酸化膜１３と６に窓開けを行った後、電極、
即ちベース１５．エミッタ１６゜コレクタ１７．ソース
１８．ゲート１９．ドレイン２０等及びその他の配線等
を形成する。
以上従来法によるＢＩ−ＭＯ３集積回路装置の製造方法
について述べてきたが、高性能化、高集積化の要求はさ
らに厳しくなっている。第１図（Ｆ）に対応する平面図
を第２図に示ず＊　ｎ　ｐ　ｎ　）ランジスタの高周波
化には、エミッタ１２・ベース８間接合とベース電極１
５との距離りをベース抵抗低減のため小さくする必要が
あり、ベース容量に関してベース８面積を小さくするこ
とが必要である。また、ＭＯＳ）ランジスタにおいては
、ゲート酸化膜１４とソース／ドレイン９，１０との重
ね合わせや、電極配線によるマージン増大などによりＭ
Ｏ３単体の場合に比べ、集積密度が低下している。
またこのような集積回路装置を製造するにあたっては、
各素子の特性パラメータを再現性よく精度を高めてコン
トロールすることが重要なポイントとなるが、Ｂｌ−Ｍ
Ｏ３集積回路装置において最低限制御しなければならな
い上記特性パラメータとは、 ＋１１　各素子の接合耐圧 （２１ｎｐｎ）ランジスタの電流増幅率（ｈ　ＦＥ）ｐ
ｎｐ）ランジスタの電流増幅率（ｈ　ｒ’Ｅ）（３）ｐ
チャネルＭＯ３）ランジスタのしきい値電圧（Ｖ　ｔｈ
） （４）拡散抵抗の抵抗値（Ｒ） である。特に第１図のプロセスを見てもわかるように、
ｎ十エミッタ拡散工程を終了した後に、ケート酸化膜形
成などの高温の熱処理工程をともなうため、一度拡散し
たｎ十層が再分布してしまい、なかでもバイポーラ回路
部のｎ　ｐ　ｎ　ｌ−ランジスタのｈＦＥを精度よくコ
ントロールすることが大変難しく、Ｂｌ−ＭＯ３集積回
路装置製造プロセス上の最大の問題点ともなっている。
このｎｐｎ）ランジスタのｈＦＥを精度よくコントロー
ルする方法として、 （ａ）　ｎ十エミッタ拡散工程の時に、その後の熱処理
によるｈＦＥの変化量を考えてｈＦＥコントロールを行
う。
（ｂｌ　ｎ十エミッタ拡散工程時点では、ｎ＋デポジシ
ョンを行なうのみにとどめ、ゲート酸化膜形成工程など
、ＭＯ３素子を形成するのに必要な熱処理がすべて終了
したのちに、不活性雰囲気中で熱処理を行なうことによ
り、最終工程でｈＦＥの値を再調整する。
（ｃｌ　ｎ＋エミッタ拡散後のＭＯ３素子のゲート酸化
膜を形成するプロセスなどを低温化することによりｈＦ
Ｅの変化量を最小におさえる。
などの方法が考えられるが、各方面ともそれぞれ問題が
あり、たとえば（ａｌの場合ではその後の熱処理工程の
ばらつきが大なるため、ｈＰＥの変化量を再現性よく予
想することが難しく、（ｂ）の場合では、不活性ガスで
の熱処理中に、その熱処理時間の長短によりＭＯ３素子
のｖｔｈの変化量が変り、（ｃｌの場合では、ＭＯ３素
子のゲート酸化膜とシリコン基板の準位を精度よくコン
トロールすることが難しく、ｖｔｈの不安定要因となり
うる。
〔発明の概要〕
本発明は従来法におけるｈＦＥ、　Ｖｔｈの制御性及び
ｖｔｈの不安定などの欠点を解消するため及びｎｐｎ）
ランジスタの高周波化とＭＯ３Ｉ−ランジスタの集積密
度の向上とを行うために成されたものであって、ゲート
酸化膜形成工程をエミツタ層形成工程に先立って行なう
ことにより、Ｖｔｂの不安定要因を作らずに、ｈＦＥの
制御性を向上させ、ベース電極引き出しにシリコン膜を
用いることで上記距離りを小さくかつベース面積も小さ
くしてｎｐｎ）ランジスタの高周波化を図り、さらに多
結晶シリコンゲートとするごとでＭＯＳ）ランジスタの
集積密度の向上を行なうようにした半導体集積回路装置
の製造方法を提供するものである。
このような目的を達成するため、本発明ではバイポーラ
素子のベース及びＭＯ３素子のソース・ドレイン形成前
に多結晶シリコン膜を形成し、その多結晶シリコン膜の
一部からベース電極の引き出しを行なうとともに、この
多結晶シリコン膜の他の部分を利用してゲー］・配線を
行ない、かっこのゲートとした多結晶シリコン膜をマス
クとしてソース・ドレインを形成するものである。
〔発明の実施例〕
以下本発明をその一実施例を用いて詳細に説明する。
第３図（Ａ）ないしくＣ）は本発明に係る半導体集積回
路装置の製造方法の一実施例における製造工程での試料
の断面を示す図である。
まず、第１図（Ａ）ないしくＢ）を用いて説明した従来
の方法と同様に、分離された活性領域３ａ、３ｂを形成
した後、第３図（Ａ）に示すように、必要に応じて上記
ＭＯ３素子のチャネル部にｖｔｈ制御のためのチャネル
ド＝ブイオン注入を行ない、その後ゲート酸化膜１４を
形成してベース電極引き出しを行なうべき部分１５ａを
通常の写真製版エツチング技術を使って窓開けした後、
全面にシリコンｌ＠２１をデポジションする。
なおこの時、シリコンｌｌＦ２１下の酸化膜はＭＯ８素
子におけるゲート酸化膜として使用されるので、上記イ
オン注入後、厚い酸化ＪＩＩＪ５を形成する時窒化膜４
の下敷として使用した酸化膜を一度除去して再度新しい
きれいなゲート酸化膜を形成する方法が良い。またシリ
コン膜２１は多結晶シリコン膜の他、エピタキシャル成
長シリコン膜、ないしは多孔質シリコン膜でもよい。
ついで多結晶シリコン膜２Ｉにｐ形不純物拡散をし、こ
れを拡散源として第３図（Ｂ）に示すようにベース電極
取り出し層２１ａ、さらに多結晶シリコン膜２１をゲー
ト電極２１ｂとして使うために、公知の写真製版エツチ
ング技術によって上記シリコン膜２１をパターニングし
、ベース電極取り出し層２２を多結晶シリコン膜２１ａ
からの拡散で形成するとともに、後に形成されるリンガ
ラス膜との絶縁膜として及びイオン注入を行うために酸
化膜６を形成した後に、コレクタ電極取り出し領域を覆
いかくず様にレジスト７を形成し、これをマスクとして
ベース層８にｐ形不純物を導入し、そしてこの時同時に
ＭＯＳ）ランジスタにおいてもゲート電極となる多結晶
シリコン膜２１ｂをマスクとして自己整合的にソース９
．ドレインｌＯが形成されるので、さらにその上にリン
ガラスＭ￥！１３（パンシベーシジンχ臭）をデポジシ
ョンする。
最後に第３図（Ｃ）に示すように、リンガラス膜１３．
酸化膜６に窓開けを行ってｎ形高不純物濃度拡散を行っ
てエミッタ層１２．コレクタ電極引き出し層１１を形成
した後に、ベース及びソース、ドレイン、さらには多結
晶シリコン膜からコンタクトをとるために、リンガラス
ｉ＊１３．酸化膜６に窓開けを行ない、アルミ電極１５
〜１８゜２０及びその他の配線を形成する。
なお上記実施例においては、酸化膜による素子、間分離
法を例にとって説明したが、本発明はもちろんｐ”　−
ｎｔｌｊ合による素子間分離法の場合にも適用できるこ
とは明らかである。
また、多結晶シリコン膜を電極配線として使う場合、ア
ルミニウムなどの金属配線に比べ、抵抗が高くなるので
、もし回路上問題がある場合には、リンガラス膜をデポ
ジションする前に上記多結晶シリコン膜上にモリブデン
シリサイドや白金シリサイドなどの高導電性耐熱材料か
らなる層２３ａ〜２３ｆを形成して抵抗を下げるように
するとよい。
以上詳細に説明したように、本発明の半導体集積回路装
置の製造方法においては、ゲート酸化膜形成後に、ｐ形
高濃度不純物を含む多結晶シリコン膜をベース電極引き
出し用及びゲート電極用として利用するものであるから
、バイポーラトランジスタのｈＦＥを決めるエミッタ拡
散層形成後に、ゲート酸化などの高温熱処理を行なう必
要がなく、従ってｖｔｈの不安定要因を作ることなく上
記ｈＦＥの制御性を向上させることができる。
さらに第３図（Ｃ）の平面図である第４図から判るよう
に、ｎｐｎ　）ランジスタにおいて高周波化に重要なパ
ラメータである距離Ｄ”は従来の第２図のＤの半分以下
に改善されている。これはアルミ電極１５．１６間の間
隔が従来法では十分必要であったが、本発明では多結晶
シリコン膜２１ａを通してベース電極１５が形成される
ためこれが不要となったからである。これによってベー
ス面積も約４７５に小さくなりｎｐｎ　トランジスタの
高周波化が行なわれた。またＭＯＳトランジスタにおい
ても多結晶シリコンゲートとなってソース・ドレインが
自己整合で形成され、従来必要であったゲート電極１９
との間隔が必要なくなり、約２倍高密度となった。さら
にＭＯＳトランジスタの特性もＭＯＳ）ランジスタ専用
に作られる程度に向上された。
〔発明の効果〕
以上のように本発明によれば、バイポーラ素子のベース
及びＭＯ３素子のソース・ドレイン形成前に多結晶シリ
コン膜を形成し、その多結晶シリコン膜の一部からベー
ス電極の引き出しを行なうとともに、この多結晶シリコ
ン膜の他の部分を利用してデー１−配線を行ない、かつ
このゲート、とした多結晶シリコン膜をマスクとしてソ
ース・ドレインを形成するようにしたので、ｈＦｌ！、
　Ｖｔｈの制御性の向上、ｎｐｎトランジスタの高周波
化２Ｍ０３）ランジスタの集積密度の向上を達成できる
効果がある。
【図面の簡単な説明】
第１図（Ａ）ないしくＦ）は従来のＢ　Ｉ　−ＭＯ８集
積回路装置の製造方法における各製造工程での試料の断
面を示す図、第２図はこの平面を示す図、第３図（Ａ）
ないしくＣ）は本発明の一実施例における各主要工程で
の試料の断面を示す図、第４図はその平面を示す図であ
る。 １・・・ｐ形半導体基板、２・・・ｎ形高不純物濃度埋
込み層、３．３ａ、３ｂ・・・ｎ形像不純物濃度エピタ
キシャル層、４・・・窒化膜、５，６．１３．１４・・
・酸化膜、７・・・レジスト膜、８・・・ベース層、９
・・・ソース層、１０・・・ドレイン層、１１・・・コ
レクタ電極取り出し層、１２・・・エミツタ層、１５，
１６゜１７．１８，１９．２０・・・電極、２１，２１
８゜２１ｂ・・・シリコン膜、２２・・・ベース電極取
り出し層、２３ａ〜２３ｆ・・・シリサイド膜。 なお図中同一符号は同−又は相当部分を示す。 代理人　大岩増雄 第１図 第２図 第４図

Claims (5)

    【特許請求の範囲】
  1. （１）　バイポーラ素子とＭＯ３素子とを同一チップ上
    に形成する半導体集積回路装置の製造方法において、バ
    イポーラ素子における４第１導電形ベ一ス層の電極取り
    出−し領域の一部、及びＭＯ３素子におけるゲート絶縁
    膜の各々上にシリコン膜を形成し、該シリコン膜を用い
    て少なくともバイポーラ素子の上記ベース層、ＭＯ３素
    子における第１導電形のソース層及びドレイン層を形成
    することを特徴とする半導体集積回路装置の製造方法。
  2. （２）　上記バイポーラ素子のベース層は、上記バイポ
    ーラ素子においてそのベース電極取り出し領域上のシリ
    コン膜とコレクタ電極取り出し部との間の部分を覆うよ
    うに第１導電形不純物を導入することにより形成され、
    上記ＭＯ３素子のワニス層及びドレイン層は上記ＭＯ３
    素子においてそのゲート絶縁膜上のパターニングされた
    シリコン膜をマスクとして上記バイポーラ素子における
    と同時に第１導電形不純物を導入することにより自己整
    合的に形成されることを特徴とする特許請求の範囲第１
    項記載の半導体集積回路装置の製造方法。
  3. （３）上記バイポーラ素子における第２導電形のコレク
    タ電極取り出し層及びエミッタを形成した後に、該素子
    におけるコレクタ電極取り出し部。 エミッタ部、及びベース電極取り出し層上のシリコン膜
    部と、ＭＯ３素子におけるソース部及びドレイン部とに
    電極用窓開けを行い、上記エミッタ。 コレクタ並びにベース用の電極配線と上記ソース及びド
    レイン用の電極配線として低抵抗金属配線を行うことを
    特徴とする特許請求の範囲第１項記載の半導体集積回路
    装置の製造方法。
  4. （４）　上記バイポーラ素子のエミッタ電極、コレクタ
    電極並びにベース電極、及び上記ＭＯ３素子のソース電
    極、ドレイン電極の窓開けを行った後にシリコン基体及
    びシリコン膜表面に金属のシリサイド膜を形成すること
    を特徴とする特許請求の範囲第１項ないし第３項のいず
    れかに記載の半導体集積回路装置の製造方法。
  5. （５）　上記ＭＯ３素子の上記シリコン膜表面を酸化し
    、その酸化膜下にベース層及びソース層とドレイン層を
    形成した後にパッシベーション膜を形成することを特徴
    とする特許請求の範囲第４項記載の半導体集積回路装置
    の製造方法。
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