JPS6027215A - 電磁遅延線 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はインダクタンス素子とコンデンサを組み合わせ
た電磁遅延線に係り、特に、超高周波での使用に適する
超小型で超高速の電磁遅延線に関する。

〔従来技術とその問題点〕

この種の電磁遅延線としては、第１図および第２図に示
す構成のものがある。

すなわち、偏平な棒状ポビン１に導線２を所定のピッチ
Ｐ　（１２２下草にＰという）で単層ソレノイド状にス
ペース巻きしてインダクタンス素子３を形成し、細長い
誘電体板４の主面にアース電極５を設けるとともに対向
主面に前記導線２と同ピソチで容量電極６を設けてコン
デンサ素子Ｃを形成し、その容量電極６と導線２とを接
続して複数区間を有する電磁型に構成したものである。

なお、両図において符号Ｗはボビン１の断面長辺方向に
おける電流の向きが異なる導線２中心間の距離（以下単
にＷという）であり、符号Ｔは断面短辺方向における電
流の向きが異なる導線２中心間の距離（以下単にＴとい
う）を示している。

このように構成された電磁遅延線は、Ｗに対してＰとＴ
の寸法を小さくするとともに、それらＰとＴの寸法を比
較的に近い寸法に選定することにより、インダクタンス
素子３における区間相互間の望ましい結合係数を得るこ
とが可能となって、遅延特性の良好なものを得ることが
できる。

ところが、電磁遅延線において超小型で超高速のものを
実現しようとする場合には、導線２の捲線密度を向上さ
せてＰの寸法を小さくするとともに、Ｔの寸法も小さく
する必要がある。

しかしながら、インダクタンス素子３の損失を抑えて超
高速性を保つために導線２の断面積を小さくできないの
で、Ｔの寸法を小さくするためにはボビン１の厚みを極
端に薄くしなげればならないが、それにも限度がある。

そのため、ＰとＴの寸法を共に小さくして超小型および
超高速の電磁遅延線を実現するには限界がある。

〔発明の目的〕

本発明はこのような状況の下になされたもので、インダ
クタンス素子における一１述したＰとＴに相当する寸法
を共に小ざ（することが可能で、超小型化および超高速
化の可能な、そして構造の簡単な電磁遅延線の提供を目
的とする。

〔発明の構成と効果〕

この目的を達成するために本発明は、折れ曲がり線路か
らなるインダクタンス素子と、前記折れ曲がり線路とア
ース間に接続されたコンデンサとを具備してなる電磁遅
延線において、前記折れ曲がり線路のうち前記インダク
タンス素子の仮想軸線に交わる線路が、第１の線路と、
この第１の線路の厚みと異なる厚みを有する第２の線路
とを規則的に繰り返し配置してなるとともに、前記第１
の線路の中心を通る第１の仮想中心線と異なる第２の仮
想中心線上に前記第２の線路の中心を位置させてなるも
のである。

このような本発明の構成によれば、ボビンを省略して略
平面的に形成されたインダクタンス素子は、第１の線路
とこの第１の線路の厚みと異なる第２の線路の各中心位
置がずれているので、ボビンに導線を巻いた構成と同様
の効果を有する。

そして、第１および第２の線路の中心を通る仮想中心線
間の距離を適当に選択することにより、第１図の電磁遅
延線のＰおよびＴに相当する寸法を小さくすることが可
能である。

そのため、インダクタンス素子の望ましい結合係数を確
保し、かつ電磁遅延線の超小型化および超高速化を図る
ことが極めて容易となる。

また、インダクタンス素子が平面的に構成可能であるの
で、高い精度の微細加工も容易であり、構造が簡単で量
産性も良好である。

〔発明の実施例〕

以下本発明の詳細な説明する。

第３図および第４図は本発明の一実施例を示す正面図お
よび一部断面図である。

両図において、セラミック等の誘電体からなり偏平で細
長い絶縁基板７の一生面（図中上面）には折れ曲がり線
路８が形成され、インダクタンス素子９が構成されてい
る。

折れ曲がり線路８は、第１の線路１０およびこの第１の
線路ＩＯの厚みよりも薄い第２の線路１１を、交互に配
置して矩形状に折り返して形成されており、さらにこれ
ら第１および第２の各線路１０．１１がインダクタンス
素子９の仮想軸線、すなわち図中横方向（矢符Ａ方向）
と直交するように配置されている。

絶縁基板７における折れ曲がり線路８の形成された面に
対向する主面（図中下面）には、仮想軸線に沿いかつ前
記第１および第２の線路１０．１１の各端部１０ａ、ｌ
ｌａを横切るような帯状のアース電極１２が形成されて
いる。

これら絶縁基板７、アース電極１２および線路の一端部
１０ａ、ｌｌａによってインダクタンス素子９に接続さ
れたコンデンサＣ′が形成され、複数区間を有する集中
定数型の電磁遅延線が構成されている。従って、線路１
０．１１の一端部１０ａ、ｌｌａがコンデンサ　Ｃ′の
容量電極として機能している。

なお、第４図中符号Ｐは、例えば隣合う第１の線路１０
の中心間の間隔であり、上述した第１図の電磁遅延線の
ピッチＰに相当する。

また、厚みの異なる第１および第２の線路１０．１１は
、例えば次のように電気成形法によって簡単に形成でき
る。

すなわち、スパックリングにより絶縁基板７の上面に上
述した第２の線路１１と同じ厚みを有する折れ曲がり線
路を形成する。その後、絶縁基板７上における折れ曲が
り線路のない部分および折れ曲がり線路中箱２の線路１
１に相当する位置の導体双方にフォトレジスト層を形成
してマスキングし、次いで電気成形によって第１の線路
１０に相当する位置の導体の厚みを増大して所定の厚み
に成形する。

なお、電気成形法による場合には、必ずしも絶縁基板７
を用いる必要はなく、単なる導電板からなる折れ曲がり
線路のみを用いて所定の導体部分を厚くすることも可能
である。

このように構成された電磁遅延線においては、第４図に
示すように、第１の線路１ｏの各中心を通る第１の仮想
中心線としての直線Ｑ−Ｑと、第１の線路１０の厚みよ
り薄い第２の線路１１の各中心を通る第２の仮想中心線
としての直線Ｒ−Ｒを描くことができる。

そして、直線Ｑ−Ｑと直線Ｒ−Ｒの間には間隔Ｔが生じ
る。この間隔Ｔは上述した第１図に示す電磁遅延線のＴ
に相当し、インダクタンス素子９は等測的にボビン１に
導線２を巻いたものと同様の効果が得られる。

しかも、Ｔは、第１図のようにボビン１を介して得られ
るものではなく、第１および第２の線路１０．１１の厚
みを適当に選択することにより、任意に、特に微小に選
定可能である。

そのため、第１および第２の線路１０．１１の厚みをあ
る程度確保しつつ、ＰおよびＴの寸法を極めて小さくす
ることが可能となり、インダクタンス素子９における区
間相互の望ましい結合係数が得られるうえ、超小型で良
好な遅延特性例えば超高速の立ち上がり特性を得ること
ができる。

第５図および第６図は本発明の電磁遅延線の別の実施例
を示すものである。

絶縁基板７の上面に、上述した第２の線路１１の厚みと
同じ厚みを有する折れ曲がり線−路１３を形成し、同ピ
ンチで導電上１４を片持ち支持したくし型導体１５のそ
の導電上１４を、第６図に示すように折れ曲がり線路１
３の上に重ねて電気的に接続し、導電上１４の基部をＳ
−Ｓで切断して支持部を分離し、第１の線路１ｏの厚み
を第２の線路１１の厚みりよも厚く形成したものである
。

なお、コンデンサＣ′は上述した実施例と同様であるの
でその図示を省略した。

第７図および第８図は更に本発明の他の実施例を示すも
のである。

この実施例は、くし型導体１５における各導電上１６の
両端部を折り曲げて台形状に形成するとともに、その導
電上１６を補助線路としてその折り曲げた両端部を第５
図に示すような折れ曲がり線路１３における第１の線路
１０に相当する位置の導体に接続し、かつ両端部間にお
いて導体上に導電上１６を間隔をおいて重ねてインダク
タンス素子９を形成し、このインダクタンス素子９を用
いて電磁遅延線を構成したものである。なお、この実施
例においてもコンデンサＣ′の図示は省略した。

このような構成のインダクタンス素子９にあっては、第
１の線路１０は、その中心が折れ曲がり線路１３の導体
と導電上１６間の中央に位置し、この各中心を通る第１
の仮想中心線としての直線Ｑ−Ｑと、第２の線路１１の
中心を通る第２の仮想中心線としての直線Ｒ−Ｒとが描
ける。そして、上述した実施例と同様にこの直線Ｑ−Ｑ
と直線Ｒ−Ｒの間に間隔Ｔが成形される。

このように本発明においては、インダクタンス素子９の
第１の線路１０は、導体の厚みを導電材料にて実質的に
厚（する場合に限らず、補助導体を間隔をおいて重ねて
等側内に厚みを厚くしても、本発明の目的の達成が可能
である。

なお、本発明にあっては、矩形の折れ曲がり線路８に限
らす、しぐざく状の折れ曲がり線路で構成することが可
能であり、インダクタンス素子９の仮想軸線と交わる第
１および第２の線路１０．１１の厚みを異ならせればよ
い。

さらに、本発明は、上述した実施例のように、第１図に
示す単純な単層ソレノイド状のインダクタンス素子３を
平面的に構成する例に限らず、種々の構成にて実施可能
である。

例えば、第９図および第１０図に示すように、その隣合
う区間相互間の対向面が交互に逆方向に開広しで対向す
るように導線２を単層ソレノイド状にスペース巻きした
インダクタンス素子３を、本発明に則してボビン１を用
いず平面的に構成することも可能である。

すなわち、電磁遅延線を構成するインダクタンス素子１
７が、第１１図および第１２図に示すように、絶縁基板
７の上面に、インダクタンス素子１７の仮想軸線方向に
第１および第２の線路１８．１９を交互に２個づつ連続
するように、かつ第１および第２の線路１８．１９を交
互に直列接続するように折り曲げて形成されている。

さらに換言すれば、両図中入から右方向にむかって、第
１の線路１８に続いて第２の線路１９が折り曲げ形成さ
れ、この第２の線路１９に続いて左方向に間隔Ｓでもっ
て戻すように第１の線路１８が折り曲げ形成され、続い
て、間隔Ｓ＋Ｇで右方向に第２の線路１９が折り曲げ形
成され、これらが繰り返して形成されている。

なお、第１および第２の線路１８．１９が交叉する部分
は、絶縁Ｎ２０によって電気的に分離されている。また
、第１および第２の線路１８．１９各々の一方の折り曲
げ部は、等容量の容量電極１８ａ、１９ａとなってアー
ス電極１２に対向してコンデンサＣ′が形成され、電磁
遅延線が構成されている。

この構成の電磁遅延線は、上述した電気成形法によって
簡単に形成可能である。もつとも、第１および第２の線
路１８．１９が交叉する部分にあっては、第１若しくは
第２の線路１８．１９の一方を途中で切断分離させ、そ
の間を他方の線路１８．１９が通るように形成し、この
交叉部にスパフタリングによって絶縁層を形成した後、
第１の線路１８を電気成形によって厚みを厚くする工程
で、切断分離された線路１８．１９を接続すれば完成す
る。

ところで従来、厚みの均一な折れ曲がり線路からなるイ
ンダクタンス素子にあっては、導体部の長さの割にはイ
ンダクタンス値が小さくなりがちであるが、本発明に用
いるようなインダクタンス素子９、すなわち第１の線路
１０およびこの第１の線路１０と異なる厚みを有する第
２の線路１１を組み合わせた折れ曲がり線路でインダク
タンス素子を構成すれば、インダクタンス値を高めるこ
とができる。

以上説明したように本発明の電磁遅延線は、第ともに、
前記第１の線路の中心を通る第１の仮想中心線と異なる
第２の仮想中心線上に前記第２の線路の中心を位置した
ので、ボビンが省略され、第１および第２の線路の断面
積を大きくしたままＰおよびＴを共に極めて小さくする
ことが可能となる。

そのため、超小型化および超高速化を達成することが可
能であり、精密な微細加工および量産性が向上し、構造
も簡単となる。

【図面の簡単な説明】

第１図および第２図は本発明の参考となる電磁遅延線を
示す正面図（一部断面で示す）および側面図、第３図お
よび第４図は本発明の電磁遅延線の一実施例を示す正面
図および一部断面図、第５図および第６図は本発明の電
磁遅延線の製造方法の一例を示す斜視図、第７図および
第８図は本発明の他の実施例を示す要部斜視図および要
部断面図、第９図および第１０図は本発明の参考となる
別の電磁遅延線を示す正面図および平面図、第１２ １図および第１幸図は本発明のさらに他の実施例を示す
正面図および一部断面図である。 １・・・・・・・ボビン ２・・・・・・・導体（導線） ３．９．１７・・インダクタンス素子 ４．７・・・・・絶縁基板（誘電体板）５．１２・・・
・アース電極 ６．１０ａ’、Ｉｌａ、１８ａ、１９ａ・・・容量電極 ８．１３・・・・折れ曲がり線路 １０．１８・・・第１の線路 １１．１９・・・第２の線路 １４．１６・・・導電術 １５・・・・・・くし型導体 ２０・・・・・・絶縁層 ＣＸＣ′・・・・コンデンサ 特許出願人　エルメック株式会社 ７１７１　逆　オ　２　圃 オ　３　目 　Ａ ＋０　１０ａ　１１ａ 第４図 ７　Ｃ１２ オ　５　ロ アＩ−６目 Ａ′７　逆 オ　８　圃 （１０）

Claims (4)

【特許請求の範囲】
1. （１）折れ曲がり線路からなるインダクタンス素子と、 前記折れ曲がり線路とアース間に接続されたコンデンサ
   とを具備してなる電磁遅延線において、前記折れ曲がり
   線路のうち前記インダクタンス素子の仮想軸線に交わる
   線路が、 第１の線路と、この第１の線路の厚みと異なる厚みを有
   する第２の線路とを規則的に繰り返し配置してなるとと
   もに、前記第１の線路の中心を通る第１の仮想中心線と
   異なる第２の仮想中心線上に前記第２の線路の中心を位
   置させてなることを特徴とする電磁遅延線。
2. （２）第１および第２の線路が、交互に形成されてなる
   特許請求の範囲第１項記載の電磁遅延線。
3. （３）第１および第２の線路が、各々複数連続して形成
   されてなる特許請求の範囲第１項記載の電磁遅延線。
4. （４）第１の線路が、インダクタンス素子の仮想軸線に
   交わる線路に補助線路を間隔をおいて重ねるとともにこ
   の補助線路の両端部を前記線路に接続してなり、等測的
   に第１の線路の厚みを第２の線路の厚みより厚く形成し
   た特許請求の範囲第１項〜第３項いずれか１項記載の電
   磁遅延線。