JPS6027232A - 超電導カウンタ回路 - Google Patents
超電導カウンタ回路Info
- Publication number
- JPS6027232A JPS6027232A JP13513383A JP13513383A JPS6027232A JP S6027232 A JPS6027232 A JP S6027232A JP 13513383 A JP13513383 A JP 13513383A JP 13513383 A JP13513383 A JP 13513383A JP S6027232 A JPS6027232 A JP S6027232A
- Authority
- JP
- Japan
- Prior art keywords
- master
- circuit
- signal
- flop
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/76—Pulse counters comprising counting chains; Frequency dividers comprising counting chains using magnetic cores or ferro-electric capacitors
- H03K23/763—Pulse counters comprising counting chains; Frequency dividers comprising counting chains using magnetic cores or ferro-electric capacitors using superconductive devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は超電導素子で特にジョセフソン素子を使った論
理システムに係る。
理システムに係る。
ジョセフソン素子は超高速でスイッチするため高速のカ
ウンタ回路を構成できる。従来技術に也るカウンタ回路
は文献（１）に記載されている。
ウンタ回路を構成できる。従来技術に也るカウンタ回路
は文献（１）に記載されている。
（１）Ｈ，Ｃ，Ｊｏｎｅｓ ”８ＥＬＦ−ＡＣＴＩＶＡ
ＴＩＮＧＴＯＧＧＬＥ＃ ＩＢＭ、ＴＤＢ、Ｖｏｌ ２
３Ａ９□（１９８１） ４３４６〜４３４７文献（１）
には交流電源駆動回路によるマスタースレーブ７リツプ
フロツプを使った１ビツトのバイナリカウンタ回路が記
載されている。一般に半導体の様な直流電源で駆動され
る回路では１ビツトのバイナリカウンタの出力を次段の
バイナリカウンタのマスタースレーブフリップフロップ
のトリガー人力に接続すれば多ピットのバイナリカウン
タを構成できる。しかし交流電源で駆動されるジョセフ
ソン回路では交流電源がクロックの役目をしているため
、多ビットのバイナリカウンタの各段に同じクロックが
供給されていることになシ、半導体の場合の様に単純に
直列接続しても正常な動作は行なわない。すなわち文献
（１）に記載されている従来技術では多ビットのバイナ
リカウンタを構成できない。
ＴＩＮＧＴＯＧＧＬＥ＃ ＩＢＭ、ＴＤＢ、Ｖｏｌ ２
３Ａ９□（１９８１） ４３４６〜４３４７文献（１）
には交流電源駆動回路によるマスタースレーブ７リツプ
フロツプを使った１ビツトのバイナリカウンタ回路が記
載されている。一般に半導体の様な直流電源で駆動され
る回路では１ビツトのバイナリカウンタの出力を次段の
バイナリカウンタのマスタースレーブフリップフロップ
のトリガー人力に接続すれば多ピットのバイナリカウン
タを構成できる。しかし交流電源で駆動されるジョセフ
ソン回路では交流電源がクロックの役目をしているため
、多ビットのバイナリカウンタの各段に同じクロックが
供給されていることになシ、半導体の場合の様に単純に
直列接続しても正常な動作は行なわない。すなわち文献
（１）に記載されている従来技術では多ビットのバイナ
リカウンタを構成できない。
本発明はジョセフソン素子を使った多ビットのバイナリ
カウンタ回路を提供することにある。
カウンタ回路を提供することにある。
本発明の特徴は、マスタースレーブフリップフロップを
使ったカウンタ回路の各ビットの論理の構成法にある。
使ったカウンタ回路の各ビットの論理の構成法にある。
よシ具体的にはデータ入力とタイミング入力端子と相補
出力端子を備えたマスタースレーブフリップフロップと
、交流電源駆動論理回路で構成され、該マスタースレー
ブ７リツプフロツプの出力信号と該交流電源駆動回路と
で論理信号を構成し、該マスタースレーブフリップフロ
ップのデータ入力信号をタイミング入力信号とすること
を特徴とする。
出力端子を備えたマスタースレーブフリップフロップと
、交流電源駆動論理回路で構成され、該マスタースレー
ブ７リツプフロツプの出力信号と該交流電源駆動回路と
で論理信号を構成し、該マスタースレーブフリップフロ
ップのデータ入力信号をタイミング入力信号とすること
を特徴とする。
以下本発明を実施例を使って説明する。第１ａ図はクロ
ッ？の役目をする正負２極性の交流電圧図と同様活性時
間と不活性時間とに分けられる。
ッ？の役目をする正負２極性の交流電圧図と同様活性時
間と不活性時間とに分けられる。
本発明で使う論理回路の構造は文献（２〕に詳しく記載
されている。
されている。
（２）Ａｎａｃｂｅｒ ｅｔ ａｌ ”’ Ｊｏｓｅｐ
ｈｓｏｎＣ１ｒｃｕｉｔ ’ｌ’ｅｃｈｎｏｌｏｇｙ”
ＩＢＭ Ｒ，＆ＤＶＯＩ ２４Ａ２ （１９８０） 第２ａ図は本発明で使う２人力ＯＲ回路である。
ｈｓｏｎＣ１ｒｃｕｉｔ ’ｌ’ｅｃｈｎｏｌｏｇｙ”
ＩＢＭ Ｒ，＆ＤＶＯＩ ２４Ａ２ （１９８０） 第２ａ図は本発明で使う２人力ＯＲ回路である。
この回路は磁束結合量子干渉回路１０５に電源線１０３
からバイアス抵抗１０２を介してバイアス電流を供給し
、コントロール線１０１のどれかに電流が流れると磁束
結合量子干渉回路が電圧状態になシ、出力１０４にバイ
アス電流が流れ出す構造である。第２ｂ図に２人力ＯＲ
回路のシンボル１００が示される。第３ａ図は本発明で
使う２人力ＡＮＤ回路である。この回路は２個の磁束結
合量子干渉回路１０５ａ、１０５ｂと２個のバイアス抵
抗１０２ａ、１０２ｂと、２個の抵抗１０６ａ。
からバイアス抵抗１０２を介してバイアス電流を供給し
、コントロール線１０１のどれかに電流が流れると磁束
結合量子干渉回路が電圧状態になシ、出力１０４にバイ
アス電流が流れ出す構造である。第２ｂ図に２人力ＯＲ
回路のシンボル１００が示される。第３ａ図は本発明で
使う２人力ＡＮＤ回路である。この回路は２個の磁束結
合量子干渉回路１０５ａ、１０５ｂと２個のバイアス抵
抗１０２ａ、１０２ｂと、２個の抵抗１０６ａ。
１０６ｂと１個の電流注入量子干渉回路１１０より構成
されており、２個の磁束結合量子干渉回路１０５ａ、１
０５ｂの両方とも電圧状態になった時のみ電流注入量子
干渉回路１１０が電圧状態にｋる構造である。第３ｂ図
には２人力ＡＮＤ回路のシンボル１５０が示される。信
号は第３Ｃ図に示す伝送線１８１で伝送され、終端は終
端抵抗１８０を介して接地される。終端抵抗は第３ｄ図
に示す黒点１８０をシンボルとして表わす。第４ａ図は
本発明で使うマスタースレーブフリップフロＦＦのデー
タを他の回路に送シ出す役目をしている。マスターＦＦ
は磁束結合量子干渉回路とインダクタ２１２で構成した
超電導ループ２１０よ構成る。超電導ループにはデータ
線２１５、抵抗２１３を介して信号電流が供給される。
されており、２個の磁束結合量子干渉回路１０５ａ、１
０５ｂの両方とも電圧状態になった時のみ電流注入量子
干渉回路１１０が電圧状態にｋる構造である。第３ｂ図
には２人力ＡＮＤ回路のシンボル１５０が示される。信
号は第３Ｃ図に示す伝送線１８１で伝送され、終端は終
端抵抗１８０を介して接地される。終端抵抗は第３ｄ図
に示す黒点１８０をシンボルとして表わす。第４ａ図は
本発明で使うマスタースレーブフリップフロＦＦのデー
タを他の回路に送シ出す役目をしている。マスターＦＦ
は磁束結合量子干渉回路とインダクタ２１２で構成した
超電導ループ２１０よ構成る。超電導ループにはデータ
線２１５、抵抗２１３を介して信号電流が供給される。
インダクタ２１２には共振をおさえるためダンピング抵
抗２１１が並列に接続されている。超電導ループ２１０
の永久電流がデータに相当し、磁束結合量子干渉回路１
０５のコントロール線１０１に電流を流してこのデータ
をリセットする。スレーブフリップフロップ２２０はい
わゆるＳｅ ｌ ｆ Ｑ ａ ｔＡＮＤ （以下５ＧＡ
）回路である。ＳＧＡ回路はマスターＦＦの相補出力を
出力端子２２１．２２２に出力する。第４ｂ図はＭＳＦ
Ｆのシンボル２００を示す。
抗２１１が並列に接続されている。超電導ループ２１０
の永久電流がデータに相当し、磁束結合量子干渉回路１
０５のコントロール線１０１に電流を流してこのデータ
をリセットする。スレーブフリップフロップ２２０はい
わゆるＳｅ ｌ ｆ Ｑ ａ ｔＡＮＤ （以下５ＧＡ
）回路である。ＳＧＡ回路はマスターＦＦの相補出力を
出力端子２２１．２２２に出力する。第４ｂ図はＭＳＦ
Ｆのシンボル２００を示す。
以下に本発明の第１の実施例を説明する。まず第１表に
１６進バイナリカウンタの状態を示す。
１６進バイナリカウンタの状態を示す。
第１表
第１の第１の実施例は状態が１″の時にのみデータ’ｔ
ＭｓＦＦにセットする形のバイナリカウンタである。す
なわち１ビツトは前の１ビツト目の状態が６ＯＮの時に
マスターＦＦ全セットする。
ＭｓＦＦにセットする形のバイナリカウンタである。す
なわち１ビツトは前の１ビツト目の状態が６ＯＮの時に
マスターＦＦ全セットする。
２ビット目、３ビット目、４ビツト目の”１”！にセッ
トする条件はそれぞれ第５ａ図、第５ｂ図。
トする条件はそれぞれ第５ａ図、第５ｂ図。
第６ｂ図のカルノー図に示される。すなわち各ピットの
６１″をセットする条件Ｄ２．Ｄ３．Ｄ４は Ｄ２：ＸＸ０１＋ＸＸ１０ Ｄ３．＝Ｘ１０Ｘ＋ＸｌＸ０＋Ｘ０１１Ｄ ４ ＝ １
０ＸＸ＋ｌＸ０Ｘ＋Ｉ ＸＸＯ＋Ｄ１１１×無関係 である。第６図に本発明による１６進バイナリカウンタ
の回路例である。この回路例は４個のＭＳＦＢ’２００
ａ、２００ｂ、２００ｃ、２００ｄと１０個の２人力Ｏ
Ｒ回路１００ａ、１００ｂ。
６１″をセットする条件Ｄ２．Ｄ３．Ｄ４は Ｄ２：ＸＸ０１＋ＸＸ１０ Ｄ３．＝Ｘ１０Ｘ＋ＸｌＸ０＋Ｘ０１１Ｄ ４ ＝ １
０ＸＸ＋ｌＸ０Ｘ＋Ｉ ＸＸＯ＋Ｄ１１１×無関係 である。第６図に本発明による１６進バイナリカウンタ
の回路例である。この回路例は４個のＭＳＦＢ’２００
ａ、２００ｂ、２００ｃ、２００ｄと１０個の２人力Ｏ
Ｒ回路１００ａ、１００ｂ。
１００ｃ、１００ｄ、１００ｅ、１００ｆ。
１００ｇ、１００１１，１００に、１００Ｌと８個の２
人力ＡＮＤ回路１５０ｂ、１５０ｃ、１５０ｄ。
人力ＡＮＤ回路１５０ｂ、１５０ｃ、１５０ｄ。
１５０ｆ、１５０ｇ５ＧＡ回路はマスターＦＦのに１６
進バイナリカウンタの状態金示す。第１の実施例は状態
が”１”の時にのみデータをＭ８ＦＩｉ’にセットする
形のバイナリカウンタである。すなわち１ピツトは前の
１ビツト目の状態が＠０＃の時にマスターＦＦ全セット
する。２ビツト、３ビット目、４ビツト目の′１＃をセ
ットする条件は第１ｂ表のカルノー図に示されるすなわ
ち各ビット伽′″１″をセットする条件Ｄ２．Ｄ３．Ｄ
４はＤ２＝ＸＸＯ１＋ｘｘｉＯ Ｄ３＝Ｘ１０Ｘ＋ＸｌＸ０＋Ｘ０１１ Ｄ４＝ １０ＸＸ＋ｌＸ０Ｘ＋ｌＸＸ０＋Ｄ１１１×・
・・無関係 である。第５図は本発明による１６進バイナリカウンタ
の回路例である。この回路例は４個のＭＳＦＦ２００
ａ、２００ ｂ、２００ｃ、２００ｄと１０個の２人力
ＯＲ回路１００ａ、１００ｂ。
進バイナリカウンタの状態金示す。第１の実施例は状態
が”１”の時にのみデータをＭ８ＦＩｉ’にセットする
形のバイナリカウンタである。すなわち１ピツトは前の
１ビツト目の状態が＠０＃の時にマスターＦＦ全セット
する。２ビツト、３ビット目、４ビツト目の′１＃をセ
ットする条件は第１ｂ表のカルノー図に示されるすなわ
ち各ビット伽′″１″をセットする条件Ｄ２．Ｄ３．Ｄ
４はＤ２＝ＸＸＯ１＋ｘｘｉＯ Ｄ３＝Ｘ１０Ｘ＋ＸｌＸ０＋Ｘ０１１ Ｄ４＝ １０ＸＸ＋ｌＸ０Ｘ＋ｌＸＸ０＋Ｄ１１１×・
・・無関係 である。第５図は本発明による１６進バイナリカウンタ
の回路例である。この回路例は４個のＭＳＦＦ２００
ａ、２００ ｂ、２００ｃ、２００ｄと１０個の２人力
ＯＲ回路１００ａ、１００ｂ。
１００ｃ、１００ｄ、１００ｅ、１００ｆ。
１ｏｏｇ、１０ｏｈ、１００に、１００Ｌと８個の２人
力ＡＮＤ回路１５０ ｂ、 １５０ｃ、 １５０ｄ。
力ＡＮＤ回路１５０ ｂ、 １５０ｃ、 １５０ｄ。
１５０ｆ、１５０ｇ、１５０ｈ、１５０に、１５０Ｌよ
シ構成されている。この回路では各ＭＳＦＦ２００ａ、
２００ｂ、２００ｃ、２００ｄの相補出力の論理和信号
全２人力ＯＲ回路ｘｏｏａ。
シ構成されている。この回路では各ＭＳＦＦ２００ａ、
２００ｂ、２００ｃ、２００ｄの相補出力の論理和信号
全２人力ＯＲ回路ｘｏｏａ。
１００ｂ、１００ｃ、１０Ｑｄで作シ、それを各科のＭ
Ｓ Ｆ Ｆのタイミング入力としている。そのためこ
のバイナリカウンタでは交流電圧の活性時間の初期にマ
スターＦＦはリセットされる。その後組合せ論理回路に
より第１ｂ表の条件に従ってデータがマスターＦＦにセ
ットされる。この回路構成であれば第１表の状態をくり
かえす１６進パイナリカワンタの動作をさせることがで
きる。
Ｓ Ｆ Ｆのタイミング入力としている。そのためこ
のバイナリカウンタでは交流電圧の活性時間の初期にマ
スターＦＦはリセットされる。その後組合せ論理回路に
より第１ｂ表の条件に従ってデータがマスターＦＦにセ
ットされる。この回路構成であれば第１表の状態をくり
かえす１６進パイナリカワンタの動作をさせることがで
きる。
第 ２ 表
ット目、３ビット目、４ビット目の１１”をセットする
条件は Ｄ２＝ＸＸＯＯ＋ＸＸ１１ Ｄ３＝ＸＩＸ１＋Ｘ１１Ｘ→−ｘｏｏ。
条件は Ｄ２＝ＸＸＯＯ＋ＸＸ１１ Ｄ３＝ＸＩＸ１＋Ｘ１１Ｘ→−ｘｏｏ。
Ｄ４＝ＩＸＸ１＋ＩＸＩＸ＋１１ＸＸ＋０００である。
１６進減算力ワンタの回路構成は第８図に示される。こ
の回路は４個のＭＳＦＦ２００ａ。
の回路は４個のＭＳＦＦ２００ａ。
２００ｂ、２００ｃ、２００ｄと１０個の２人力ＯＲ回
路１００ａ、１００ｂ、１００ｃ、１００ｄ。
路１００ａ、１００ｂ、１００ｃ、１００ｄ。
１００ｅ、１００ｆ、１００ｇ、１００ｈ、１００Ｋ１
００Ｌと８個の２人力ＡＮＤ回路１５０ｂ。
００Ｌと８個の２人力ＡＮＤ回路１５０ｂ。
１５０ｅ、１５０ｄ、１５０ｆ、１５０ｇ、１５０ｈ１
５０に、１５０Ｌよυ構成される。回路動作は第５図に
示す１６進バイナリカウンタと同様である。
５０に、１５０Ｌよυ構成される。回路動作は第５図に
示す１６進バイナリカウンタと同様である。
次に１０進カウンタを実現した本発明の第３の実施例を
説明する。第３１表に１０進カウンタの状態會示す。
説明する。第３１表に１０進カウンタの状態會示す。
第 ３ 表
１Ｏ進カウンタは状態がｏｏｏｏがら始め１ｏｏｉＦＦ
を″１″にセットする。２ビット目、３ビット目、４ビ
ツト目の″’ｉ’２セットする条件は第９ａ図、第９ｂ
図、第９ｃ図に示すカルノー図に示される。すなわち各
ビットの＠ｉ″’ｉセットする条件Ｄ２．Ｄ３．Ｄ４は Ｄ２＝ＯＸＯ１＋ＸＸＱＩ Ｄ３＝ Ｘ１０Ｘ＋ＸｌＸ０＋Ｘ０１１Ｄ４＝ ｌＸＸ
０＋Ｘ１１１ である。この条件で動作する回路を第５図、第６図と同
様に構成できることは明らかである。
を″１″にセットする。２ビット目、３ビット目、４ビ
ツト目の″’ｉ’２セットする条件は第９ａ図、第９ｂ
図、第９ｃ図に示すカルノー図に示される。すなわち各
ビットの＠ｉ″’ｉセットする条件Ｄ２．Ｄ３．Ｄ４は Ｄ２＝ＯＸＯ１＋ＸＸＱＩ Ｄ３＝ Ｘ１０Ｘ＋ＸｌＸ０＋Ｘ０１１Ｄ４＝ ｌＸＸ
０＋Ｘ１１１ である。この条件で動作する回路を第５図、第６図と同
様に構成できることは明らかである。
ンタの状態で、状態が＠０”→″′ＩＮ又は″１＃→″
０”に変化する時にのみタイミング信号が発生する様に
すれば１６進バイナリカウンタ回路を構成できる。
０”に変化する時にのみタイミング信号が発生する様に
すれば１６進バイナリカウンタ回路を構成できる。
第 ４ 表
すなわち１ビツト目は常に状態が変わるのでタイミング
とデータは ’ｌ’１＝ＸＸＸｌ＋ＸＸＸ０ １） １ ＝ Ｔ ＠Ｑ１ とすれば艮い。２ビツト目のタイミングは１ビツト目が
′１”の時に発生し、その時データを反転させればよい
から ’ｌ’２＝ＸＸＸＩ Ｄ２＝Ｔ−０，２ となる。１司様に３ビット目、４ビツト目のタイミング
とデータは各々 Ｔ３＝ＸＸ１１ ｐ ４． ： Ｔ ３・Ｑ３ Ｔ４＝Ｘ１１１ ｐ ４ ＝’ｒａ・Ｑ４ の２人力ＯＲ回路１００ａ、１００ｂ、１００ｅ。
とデータは ’ｌ’１＝ＸＸＸｌ＋ＸＸＸ０ １） １ ＝ Ｔ ＠Ｑ１ とすれば艮い。２ビツト目のタイミングは１ビツト目が
′１”の時に発生し、その時データを反転させればよい
から ’ｌ’２＝ＸＸＸＩ Ｄ２＝Ｔ−０，２ となる。１司様に３ビット目、４ビツト目のタイミング
とデータは各々 Ｔ３＝ＸＸ１１ ｐ ４． ： Ｔ ３・Ｑ３ Ｔ４＝Ｘ１１１ ｐ ４ ＝’ｒａ・Ｑ４ の２人力ＯＲ回路１００ａ、１００ｂ、１００ｅ。
５個の２人力ＡＮＤ回路１５０Ｐ、１５０Ｑ、。
ることは明らかである。
本発明によれば超高速で動作するジョセ７ンン素子を使
った多段のバイナリカウンタを構成でき、計算機システ
ムの制御系の高速化に効果がある。
った多段のバイナリカウンタを構成でき、計算機システ
ムの制御系の高速化に効果がある。
第１ａ図、第１ｂ図は交流電源波形、第２ａ図。
４ｂ図は同じ＜Ｍ８７リツプ７０ツブ回路、第５ａ図、
第５ｂ図、第５Ｃ図は本発明の第１の実施θ 例による１６進バイナリカウンタの状態図、第＼の実施
例による１６進減算カウンタの状態図、第８図は本発明
の第２の実施例の１６進減算カウンタ回路図、第９ａ図
、第９ｂ図、第９ｃ図は本発明の第３の実施例による１
０進カウンタの状態、第１０図は１６進バイナリカウン
タ他の実施例の回路図である。 １０５・・・磁束結合量子干渉回路、１１０・・・電流
性−フリップフロップ回路。 特許出願人 工業技術院長 川 １）裕 部 第１み図 ′″ＩＦＪ−１ｂ 図 ゛ ／ 第 ？ 入 口 Ｔ３１１ 第３ｂ図 １θ３ 第３Ｃ口 第３ａ図 ° 第 ５ 人 図 Ｚｂ；ｔ Ｄ３＝ＸｌＯＸ＋Ｘ１ｘＤｔＸ０１１ ％４ｂ図 Ｄ４＝＋ａｘｘ＋ ＋ｘｏｘす１ｘメｏ＋ｂ％ ６ 図 χ ’？ ０−１２１ Ｚｂｉｔ ｏｚ＝ｏｘｏｎｘｘ＋。 ３ｂ；［ ￥Ｊ？Ｃ図 ｂｉｔ Ｄ４）ＩＸＸＤ ＋ＸＩＩＩ 第 １ρ 日
第５ｂ図、第５Ｃ図は本発明の第１の実施θ 例による１６進バイナリカウンタの状態図、第＼の実施
例による１６進減算カウンタの状態図、第８図は本発明
の第２の実施例の１６進減算カウンタ回路図、第９ａ図
、第９ｂ図、第９ｃ図は本発明の第３の実施例による１
０進カウンタの状態、第１０図は１６進バイナリカウン
タ他の実施例の回路図である。 １０５・・・磁束結合量子干渉回路、１１０・・・電流
性−フリップフロップ回路。 特許出願人 工業技術院長 川 １）裕 部 第１み図 ′″ＩＦＪ−１ｂ 図 ゛ ／ 第 ？ 入 口 Ｔ３１１ 第３ｂ図 １θ３ 第３Ｃ口 第３ａ図 ° 第 ５ 人 図 Ｚｂ；ｔ Ｄ３＝ＸｌＯＸ＋Ｘ１ｘＤｔＸ０１１ ％４ｂ図 Ｄ４＝＋ａｘｘ＋ ＋ｘｏｘす１ｘメｏ＋ｂ％ ６ 図 χ ’？ ０−１２１ Ｚｂｉｔ ｏｚ＝ｏｘｏｎｘｘ＋。 ３ｂ；［ ￥Ｊ？Ｃ図 ｂｉｔ Ｄ４）ＩＸＸＤ ＋ＸＩＩＩ 第 １ρ 日
Claims (1)
- 【特許請求の範囲】 １、 ジョセフソン素子で構成され、データ入力とタイ
ミング入力端子と相補出力端子を備えたマスタースレー
ブフリップフロップと、交流電源駆動論理回路で構成さ
れ、該マスタースレーブフリップ７０ツブの出力信号と
該交流電源駆動回路とで論理信号を構成し、該マスター
スレーブフリップフロップのデータ入力信号をタイミン
グ入力信号とすることを特徴とする超電導カウンタ回路
。 ２、特許請求第１項の超電導カウンタ回路において、マ
スタースレーブフリップフロップの相補出力の論理和を
該マスタースレーブフリップフロップのタイミング入力
信号とし、該超電導カウンタ回路の状態が′″１”にな
るべき時だけ信号を発生する論理信号を該交流電源駆動
回路で構成し、その論理信号を該マスタースレーブフリ
ップフロップのデータ入力信号とすることを特徴とする
超電導カウンタ回路。 ３、特許請求第１項の超電導カウンタ回路において、状
態の変わる時だけ信号を発生する論理信号を該交流電源
駆動回路で構成して該マスタースレーブフリップフロッ
プのタイミング入力信号とし、該タイミング信号と該マ
スタースレーブフリップフロップの否定出力との論理積
を該マスタースレーブフリップフロップのデータ入力信
号とすることを特徴とする超電導カウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513383A JPS6027232A (ja) | 1983-07-26 | 1983-07-26 | 超電導カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513383A JPS6027232A (ja) | 1983-07-26 | 1983-07-26 | 超電導カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027232A true JPS6027232A (ja) | 1985-02-12 |
| JPH0438166B2 JPH0438166B2 (ja) | 1992-06-23 |
Family
ID=15144575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13513383A Granted JPS6027232A (ja) | 1983-07-26 | 1983-07-26 | 超電導カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027232A (ja) |
-
1983
- 1983-07-26 JP JP13513383A patent/JPS6027232A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438166B2 (ja) | 1992-06-23 |
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