JPH0438166B2 - - Google Patents
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- JPH0438166B2 JPH0438166B2 JP13513383A JP13513383A JPH0438166B2 JP H0438166 B2 JPH0438166 B2 JP H0438166B2 JP 13513383 A JP13513383 A JP 13513383A JP 13513383 A JP13513383 A JP 13513383A JP H0438166 B2 JPH0438166 B2 JP H0438166B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- master
- flop
- slave flip
- input
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/76—Pulse counters comprising counting chains; Frequency dividers comprising counting chains using magnetic cores or ferro-electric capacitors
- H03K23/763—Pulse counters comprising counting chains; Frequency dividers comprising counting chains using magnetic cores or ferro-electric capacitors using superconductive devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
〔発明の利用分野〕
本発明は超電導素子で特にジヨセフソン素子を
使つた論理システムに係る。 〔従来技術〕 ジョセフソン素子は超高速でスイツチするため
高速のカウンタ回路を構成できる。従来技術によ
るカウンタ回路は文献(1)に記載されている。 (1) H.C.Jones“SELF−ACTIVATING TOGGLE”IBM.TDB.Vol23 No.９（1981） 4346〜4347 文献(1)には交流電源駆動回路によるマスタース
レーブフリツプフロツプを使つた１ビツトのバイ
ナリカウンタ回路が記載されている。一般に半導
体の様な直流電源で駆動される回路では１ビツト
のバイナリカウンタの出力を次段のバイナリカウ
ンタのマスタースレーブフリツプフロツプのトリ
ガー入力に接続すれば多ビツトのバイナリカウン
タを構成できる。しかし交流電源で駆動されるジ
ヨセフソン回路では交流電源がクロツクの役目を
しているため、多ビツトのバイナリカウンタの各
段に同じクロツクが供給されていることになり、
半導体の場合の様に単純に直列接続しても正常な
動作は行なわない。すなわち文献(1)に記載されて
いる従来技術では多ビツトのバイナリカウンタを
構成できない。 〔発明の目的〕 本発明はジヨセフソン素子を使つた多ビツトの
バイナリカウンタ回路を提供することにある。 〔発明の概要〕 本発明の特徴は、マスタースレーブフリツプフ
ロツプを使つたカウンタ回路の各ビツトの論理の
構成法にある。より具体的にはデータ入力とタイ
ミング入力端子と相補出力端子を備えたマスター
スレーブフリツプフロツプと、交流電源駆動論理
回路で構成され、該マスタースレーブフリツプフ
ロツプの出力信号と該交流電源駆動回路とで論理
信号を構成し、該マスタースレーブフリツプフロ
ツプのデータ入力信号をタイミング入力信号とす
ることを特徴とする。ジヨセフソン素子は素子に
磁束を印加することにより超電導状態から電圧状
態に高速に遷移させることが出来るが、電圧状態
から超電導状態に遷移させるには該磁束を取り去
つただけでは不十分で、該ジョセフソン素子に印
加している電源を遮断する必要がある。この様な
ジョセフソン素子の動作を一般に「ラツチング動
作」と呼ぶ。この動作のため、ジョセフソン素子
やそれを使つた回路システムは交流電源で駆動さ
れ、電源が零になる時点でジョセフソン素子やそ
れを使つたシステムでは一斎に電圧状態から超電
導状態にリセツトされる。この回路動作は他の半
導体素子の回路動作とは異なり、このためジョセ
フソン素子による論理回路構成も半導体の回路構
成とは異なつたものとなる。 〔発明の実施例〕 以下本発明を実施例を使つて説明する。第１ａ
図はクロツクの役目をする正負２極性の交流電圧
波形である。交流電圧波形は平坦化された活性時
間Taと零を横切る不活性時間とに分けられる。
第１ｂ図は正の単極性の交流電圧波形で、第１ａ
図と同様活性時間と不活性時間とに分けられる。
本発明で使う論理回路の構造は文献(2)に詳しく記
載されている。この活性時間Taでは論理回路が
スイツチし各種の論理動作を実行する。一方、不
活性時間Tnでは論理回路はリセツトされ次の活
性時間のために論理動作を行う準備をする。ここ
で、前の活性時間における論理動作の結果を不活
性時間を経て次の活性時間までデータとして保持
する目的で超電導マスタースレーブフリツプフロ
ツプが使われる。 (2) Anacber et al“Josephson Circuit Technology”IMB Ｒ＆Ｄ Vol24 No.２（1980） 第２ａ図は本発明で使う２入力OR回路であ
る。この回路は磁束結合量子干渉回路１０５に電
源線１０３からバイアス抵抗１０２を介してバイ
アス電流を供給し、コントロール線１０１のどれ
かに電流が流れると磁束結合量子干渉回路が電圧
状態になり、出力１０４にバイアス電流が流れ出
す構成である。第２ｂ図に２入力OR回路のシン
ボル１００が示される。第３ａ図は本発明で使う
２入力AND回路である。この回路は２個の磁束
結合量子干渉回路１０５ａ，１０５ｂと２個のバ
イアス抵抗１０２ａ，１０２ｂと、２個の抵抗１
０６ａ，１０６ｂと１個の電流注入量子干渉回路
１１０より構成されており、２個の磁束結合量子
干渉回路１０５ａ，１０５ｂの両方とも電圧状態
になつた時のみ電流注入量子干渉回路１１０が電
圧状態になる構造である。第３ｂ図には２入力
AND回路のシンボル１５０が示される。信号は
第３ｃ図に示す伝送線１８１で伝送され、終端は
終端抵抗１８０を介して接地される。終端抵抗は
第３ｄ図に示す黒点１８０をシンボルとして表わ
す。第４ａ図は本発明で使うマスタースレーブフ
リツプフロツプ回路（以下MSFF回路）である。
MSFF回路はマスターFFとスレーブFFに分けら
れる。マスターFFは不活性時間Tnにデータを保
守し、スレーブFFは活性時間Taの始まりにマス
ターFFのデータを他の回路に送り出す役目をし
ている。マスターFFは磁束結合量子干渉回路と
インダクタ２１２で構成した超電導ループ２１０
より成る。。超電導ループにはデータ線２１５、
抵抗２１３を介して信号電流が供給される。イン
ダクタ２１２には共振をおさえるためダンピング
抵抗２１１が並列に接続されている。超電導ルー
プ２１０の永久電流がデータに相当し、磁束結合
量子干渉回路１０５のコントロール線１０１に電
流を流してこのデータをリセツトする。以下にマ
スターフリツプフロツプについて説明する。第４
ａ図で、入力データが”１”の時は、入力信号電
流はデータ線２１５を介して磁束結合量子干渉回
路１０５に流れる。次に該磁束結合量子干渉回路
１０５のコントロール線１０１にタイミング信号
を印加すると該磁束結合干渉回路１０５は一時的
に電圧状態に遷移し、該磁束結合量子干渉素子１
０５に流れていた該入力信号電流はインダクタ２
１２に流れる。該入力信号電流が該インダクタ２
１２に流れると、該磁束結合干渉回路１０５に流
れる電流が減少し、かつ該回路１０５にはインダ
クタ２１２が並列接続されている構成であるた
め、該回路１０５は超電導状態に復帰する。次に
タイミング信号と外部から供給されていた入力信
号電流を取り去ると、該インダクタ２１２に流れ
ていた信号電流は該磁束結合量子干渉回路１０５
に流れ込み、この結果、該入力信号電流は磁束結
合量子干渉回路１０５と該インダクタ２１２の構
成する超電導閉回路に循環電流として蓄えられる
事になる。これが、該超電導閉回路に信号”１”
保持する状態である。この動作で、該外部から供
給されていた入力信号電流とタイミング信号を取
り去ることは、回路、システムが不活性時間に入
り、各回路がリセツトされた事に対応する。以上
の説明では、入力信号電流がタイミング信号より
も早い順序で印加された場合を説明したが、この
順序が逆になつても同じ結果を得る事が出来る。
入力データが”０”の場合は入力信号電流はデー
タ線２１５を介して供給されない。次にタイミン
グ信号が印加される。タイミング信号が印加され
る前の状態で該超電導閉回路に循環電流が存在し
ないときは何の変化も起きない。一方、該循環電
流が蓄えられていた場合は、該タイミング信号で
該磁束量子干渉回路１０５は電圧状態になり抵抗
成分が該回路１０５に現れ、該循環電流は消滅す
る。いずれにせよ、入力データが”０”の場合の
結果としては該超電導閉回路の循環電流は零であ
る。スレーブフリツプフロツプ２２０はいわゆる
SelfGateAND（以下SGA）回路である。SGA回
路は該活性時間の立上がり時点で該マスターフリ
ツプフロツプからデータを受け取り、その相補出
力を出力端子２２１，２２２から出力する。
SGA回路は活性時間の立上がりで出力データが
確定すれば、同じ活性時間内では該マスターフリ
ツプフロツプから出力データ（超電導閉回路内の
循環電流）が変化してもSGA回路の出力は変化
しない。これは、SGA回路の出力が確定した時
点で、次の活性時間のために該マスターフリツプ
フロツプのデータを変えて良い事になる。この時
注意しなければならないのは、該マスターフリツ
プフロツプのタイミング信号は該SGA回路の信
号が確定した後に出さなければならないことであ
る。第４ｂ図はこのMSFFのシンボル２００を示
す。SGA回路はマスターFFの相補出力を出力端
子２２１，２２２に出力する。第４ｂ図はMSFF
のシンボル２００を示す。 以下に本発明の第１の実施例を第６図を用いて
説明する。まず第１表に１６進加算バイナリカウ
ンタの状態を示す。
使つた論理システムに係る。 〔従来技術〕 ジョセフソン素子は超高速でスイツチするため
高速のカウンタ回路を構成できる。従来技術によ
るカウンタ回路は文献(1)に記載されている。 (1) H.C.Jones“SELF−ACTIVATING TOGGLE”IBM.TDB.Vol23 No.９（1981） 4346〜4347 文献(1)には交流電源駆動回路によるマスタース
レーブフリツプフロツプを使つた１ビツトのバイ
ナリカウンタ回路が記載されている。一般に半導
体の様な直流電源で駆動される回路では１ビツト
のバイナリカウンタの出力を次段のバイナリカウ
ンタのマスタースレーブフリツプフロツプのトリ
ガー入力に接続すれば多ビツトのバイナリカウン
タを構成できる。しかし交流電源で駆動されるジ
ヨセフソン回路では交流電源がクロツクの役目を
しているため、多ビツトのバイナリカウンタの各
段に同じクロツクが供給されていることになり、
半導体の場合の様に単純に直列接続しても正常な
動作は行なわない。すなわち文献(1)に記載されて
いる従来技術では多ビツトのバイナリカウンタを
構成できない。 〔発明の目的〕 本発明はジヨセフソン素子を使つた多ビツトの
バイナリカウンタ回路を提供することにある。 〔発明の概要〕 本発明の特徴は、マスタースレーブフリツプフ
ロツプを使つたカウンタ回路の各ビツトの論理の
構成法にある。より具体的にはデータ入力とタイ
ミング入力端子と相補出力端子を備えたマスター
スレーブフリツプフロツプと、交流電源駆動論理
回路で構成され、該マスタースレーブフリツプフ
ロツプの出力信号と該交流電源駆動回路とで論理
信号を構成し、該マスタースレーブフリツプフロ
ツプのデータ入力信号をタイミング入力信号とす
ることを特徴とする。ジヨセフソン素子は素子に
磁束を印加することにより超電導状態から電圧状
態に高速に遷移させることが出来るが、電圧状態
から超電導状態に遷移させるには該磁束を取り去
つただけでは不十分で、該ジョセフソン素子に印
加している電源を遮断する必要がある。この様な
ジョセフソン素子の動作を一般に「ラツチング動
作」と呼ぶ。この動作のため、ジョセフソン素子
やそれを使つた回路システムは交流電源で駆動さ
れ、電源が零になる時点でジョセフソン素子やそ
れを使つたシステムでは一斎に電圧状態から超電
導状態にリセツトされる。この回路動作は他の半
導体素子の回路動作とは異なり、このためジョセ
フソン素子による論理回路構成も半導体の回路構
成とは異なつたものとなる。 〔発明の実施例〕 以下本発明を実施例を使つて説明する。第１ａ
図はクロツクの役目をする正負２極性の交流電圧
波形である。交流電圧波形は平坦化された活性時
間Taと零を横切る不活性時間とに分けられる。
第１ｂ図は正の単極性の交流電圧波形で、第１ａ
図と同様活性時間と不活性時間とに分けられる。
本発明で使う論理回路の構造は文献(2)に詳しく記
載されている。この活性時間Taでは論理回路が
スイツチし各種の論理動作を実行する。一方、不
活性時間Tnでは論理回路はリセツトされ次の活
性時間のために論理動作を行う準備をする。ここ
で、前の活性時間における論理動作の結果を不活
性時間を経て次の活性時間までデータとして保持
する目的で超電導マスタースレーブフリツプフロ
ツプが使われる。 (2) Anacber et al“Josephson Circuit Technology”IMB Ｒ＆Ｄ Vol24 No.２（1980） 第２ａ図は本発明で使う２入力OR回路であ
る。この回路は磁束結合量子干渉回路１０５に電
源線１０３からバイアス抵抗１０２を介してバイ
アス電流を供給し、コントロール線１０１のどれ
かに電流が流れると磁束結合量子干渉回路が電圧
状態になり、出力１０４にバイアス電流が流れ出
す構成である。第２ｂ図に２入力OR回路のシン
ボル１００が示される。第３ａ図は本発明で使う
２入力AND回路である。この回路は２個の磁束
結合量子干渉回路１０５ａ，１０５ｂと２個のバ
イアス抵抗１０２ａ，１０２ｂと、２個の抵抗１
０６ａ，１０６ｂと１個の電流注入量子干渉回路
１１０より構成されており、２個の磁束結合量子
干渉回路１０５ａ，１０５ｂの両方とも電圧状態
になつた時のみ電流注入量子干渉回路１１０が電
圧状態になる構造である。第３ｂ図には２入力
AND回路のシンボル１５０が示される。信号は
第３ｃ図に示す伝送線１８１で伝送され、終端は
終端抵抗１８０を介して接地される。終端抵抗は
第３ｄ図に示す黒点１８０をシンボルとして表わ
す。第４ａ図は本発明で使うマスタースレーブフ
リツプフロツプ回路（以下MSFF回路）である。
MSFF回路はマスターFFとスレーブFFに分けら
れる。マスターFFは不活性時間Tnにデータを保
守し、スレーブFFは活性時間Taの始まりにマス
ターFFのデータを他の回路に送り出す役目をし
ている。マスターFFは磁束結合量子干渉回路と
インダクタ２１２で構成した超電導ループ２１０
より成る。。超電導ループにはデータ線２１５、
抵抗２１３を介して信号電流が供給される。イン
ダクタ２１２には共振をおさえるためダンピング
抵抗２１１が並列に接続されている。超電導ルー
プ２１０の永久電流がデータに相当し、磁束結合
量子干渉回路１０５のコントロール線１０１に電
流を流してこのデータをリセツトする。以下にマ
スターフリツプフロツプについて説明する。第４
ａ図で、入力データが”１”の時は、入力信号電
流はデータ線２１５を介して磁束結合量子干渉回
路１０５に流れる。次に該磁束結合量子干渉回路
１０５のコントロール線１０１にタイミング信号
を印加すると該磁束結合干渉回路１０５は一時的
に電圧状態に遷移し、該磁束結合量子干渉素子１
０５に流れていた該入力信号電流はインダクタ２
１２に流れる。該入力信号電流が該インダクタ２
１２に流れると、該磁束結合干渉回路１０５に流
れる電流が減少し、かつ該回路１０５にはインダ
クタ２１２が並列接続されている構成であるた
め、該回路１０５は超電導状態に復帰する。次に
タイミング信号と外部から供給されていた入力信
号電流を取り去ると、該インダクタ２１２に流れ
ていた信号電流は該磁束結合量子干渉回路１０５
に流れ込み、この結果、該入力信号電流は磁束結
合量子干渉回路１０５と該インダクタ２１２の構
成する超電導閉回路に循環電流として蓄えられる
事になる。これが、該超電導閉回路に信号”１”
保持する状態である。この動作で、該外部から供
給されていた入力信号電流とタイミング信号を取
り去ることは、回路、システムが不活性時間に入
り、各回路がリセツトされた事に対応する。以上
の説明では、入力信号電流がタイミング信号より
も早い順序で印加された場合を説明したが、この
順序が逆になつても同じ結果を得る事が出来る。
入力データが”０”の場合は入力信号電流はデー
タ線２１５を介して供給されない。次にタイミン
グ信号が印加される。タイミング信号が印加され
る前の状態で該超電導閉回路に循環電流が存在し
ないときは何の変化も起きない。一方、該循環電
流が蓄えられていた場合は、該タイミング信号で
該磁束量子干渉回路１０５は電圧状態になり抵抗
成分が該回路１０５に現れ、該循環電流は消滅す
る。いずれにせよ、入力データが”０”の場合の
結果としては該超電導閉回路の循環電流は零であ
る。スレーブフリツプフロツプ２２０はいわゆる
SelfGateAND（以下SGA）回路である。SGA回
路は該活性時間の立上がり時点で該マスターフリ
ツプフロツプからデータを受け取り、その相補出
力を出力端子２２１，２２２から出力する。
SGA回路は活性時間の立上がりで出力データが
確定すれば、同じ活性時間内では該マスターフリ
ツプフロツプから出力データ（超電導閉回路内の
循環電流）が変化してもSGA回路の出力は変化
しない。これは、SGA回路の出力が確定した時
点で、次の活性時間のために該マスターフリツプ
フロツプのデータを変えて良い事になる。この時
注意しなければならないのは、該マスターフリツ
プフロツプのタイミング信号は該SGA回路の信
号が確定した後に出さなければならないことであ
る。第４ｂ図はこのMSFFのシンボル２００を示
す。SGA回路はマスターFFの相補出力を出力端
子２２１，２２２に出力する。第４ｂ図はMSFF
のシンボル２００を示す。 以下に本発明の第１の実施例を第６図を用いて
説明する。まず第１表に１６進加算バイナリカウ
ンタの状態を示す。
【表】
第１表の状態遷移図を回路で実現するために、
各ビツトで”１”にセツトされる条件について注
目する。第４図に示したMSFFの動作から理解出
来るように、MSFFを”１”にセツトするにはデ
ータ線に信号電流を流し、”０”をセツトするに
はデータ線の電流を零にする。従つて、第１表の
状態遷移を実現するには、MSFFの各ビツトごと
に、次の状態で”１”にセツトされる状態を選択
し、その状態の活性時間内にそのビツトのマスタ
ーフリツプフロツプを”１”にセツトしておけば
よい。第１の実施例で状態が”１”の時にのみデ
ータをMSFFにセツトする形のバイナリカウンタ
である。すなわち１ビツトは前の１ビツト目の状
態が”０”の時にマスターFFをセツトする。２
ビツト目、３ビツト目，４ビツト目の”１”をセ
ツトする条件はそれぞれ第５ａ図、第５ｂ図、第
５ｃ図のカルノー図に示される。すなわち各ビツ
トの”１”をセツトする条件D2，D3，D4は D2＝××01＋××10 D3＝×10×＋×１×０＋×011 D4＝10××＋１×０×＋１××０＋0111 ×無関係 である。この回路例は４個のMSFF200a，200b，
200c，200dと10個の２入力OR回路100a，100b，
100c，100d，100e，100f，100g，100h，100k，
100Lと８個の２入力AND回路150b，150c，
150d，150f，150g，150h，150k，150Lより構成
されている。この回路では各MSFF 200a，
200b，200c，200dの相補出力の論理和信号を２
入力OR回路100a，100b，100c，100dで作り、そ
れを各各のMSFFのタイミング入力としている。
そのためこのバイナリカウンタでは交流電圧の活
性時間の初期にマスターFFはリセツトされる。
その後組合わせ論理回路により第1b表の条件に
従つてデータがマスターFFにセツトされる。こ
の回路構成であれば第１表の状態をくりかえす１
６進バイナリカウンタの動作をさせることができ
る。 次に16進減算バイナリカウンタを実現した本発
明の第２の実施例を第８図を用いて説明する。第
２表に16進減算カウンタの状態を示す。
各ビツトで”１”にセツトされる条件について注
目する。第４図に示したMSFFの動作から理解出
来るように、MSFFを”１”にセツトするにはデ
ータ線に信号電流を流し、”０”をセツトするに
はデータ線の電流を零にする。従つて、第１表の
状態遷移を実現するには、MSFFの各ビツトごと
に、次の状態で”１”にセツトされる状態を選択
し、その状態の活性時間内にそのビツトのマスタ
ーフリツプフロツプを”１”にセツトしておけば
よい。第１の実施例で状態が”１”の時にのみデ
ータをMSFFにセツトする形のバイナリカウンタ
である。すなわち１ビツトは前の１ビツト目の状
態が”０”の時にマスターFFをセツトする。２
ビツト目、３ビツト目，４ビツト目の”１”をセ
ツトする条件はそれぞれ第５ａ図、第５ｂ図、第
５ｃ図のカルノー図に示される。すなわち各ビツ
トの”１”をセツトする条件D2，D3，D4は D2＝××01＋××10 D3＝×10×＋×１×０＋×011 D4＝10××＋１×０×＋１××０＋0111 ×無関係 である。この回路例は４個のMSFF200a，200b，
200c，200dと10個の２入力OR回路100a，100b，
100c，100d，100e，100f，100g，100h，100k，
100Lと８個の２入力AND回路150b，150c，
150d，150f，150g，150h，150k，150Lより構成
されている。この回路では各MSFF 200a，
200b，200c，200dの相補出力の論理和信号を２
入力OR回路100a，100b，100c，100dで作り、そ
れを各各のMSFFのタイミング入力としている。
そのためこのバイナリカウンタでは交流電圧の活
性時間の初期にマスターFFはリセツトされる。
その後組合わせ論理回路により第1b表の条件に
従つてデータがマスターFFにセツトされる。こ
の回路構成であれば第１表の状態をくりかえす１
６進バイナリカウンタの動作をさせることができ
る。 次に16進減算バイナリカウンタを実現した本発
明の第２の実施例を第８図を用いて説明する。第
２表に16進減算カウンタの状態を示す。
【表】
【表】
同様に、”１”をセツトする条件は第７ａ図、
第７ｂ図、第７ｃ図のカルノー図に示される。２
ビツト目、３ビツト目、４ビツト目の”１”をセ
ツトする条件は D2＝××00＋××11 D3＝×１×１＋×11×＋×000 D4＝１××１＋１×１×＋11××＋000 である。この回路は４個のMSFF200a，200b，
200c，200dと10個の２入力OR回路100a，100b，
100c，100d，100e，100f，100g，100h，100K，
100Lと８個の２入力AND回路150b，150e，
150d，150f，150g，150h，150K，150Lより構成
される。回路動作は第６図に示す16進バイナリカ
ウンタと同様である。 次に10進加算バイナリカウンタを実現した本発
明の第３の実施例を説明する。第３表に10進カウ
ンタの状態を示す。
第７ｂ図、第７ｃ図のカルノー図に示される。２
ビツト目、３ビツト目、４ビツト目の”１”をセ
ツトする条件は D2＝××00＋××11 D3＝×１×１＋×11×＋×000 D4＝１××１＋１×１×＋11××＋000 である。この回路は４個のMSFF200a，200b，
200c，200dと10個の２入力OR回路100a，100b，
100c，100d，100e，100f，100g，100h，100K，
100Lと８個の２入力AND回路150b，150e，
150d，150f，150g，150h，150K，150Lより構成
される。回路動作は第６図に示す16進バイナリカ
ウンタと同様である。 次に10進加算バイナリカウンタを実現した本発
明の第３の実施例を説明する。第３表に10進カウ
ンタの状態を示す。
【表】
10進カウンタは状態が0000から始め1001の次は
0000にもどる動作を行う。１ビツト目は前の１ビ
ツト目の状態が”０”の時にマスターFFを“１”
にセツトする。２ビツト目、３ビツト目，４ビツ
ト目の”１”をセツトする条件は第９ａ図、第９
ｂ図、第９ｃ図に示すカルノー図に示される。す
なわち各ビツト”１”をセツトする条件D2，
D3，D4は D2＝０×01＋××10 D3＝×10×＋×１×０＋×011 D4＝１××０＋×111 である。この条件で動作する回路を第５図、第６
図と同様に構成できることは明らかである。 第１０図は本発明による16進加算バイナリカウ
ンタ他の実施例の回路図である。第１０図に示す
回路は第６図に示す回路とMSFFのタイミング信
号の与え方が異る。第４表の16進バイナリカウン
タの状態で、状態が“０”→“１”又は“１”→
“０”に変化する時にのみタイミング信号が発生
する様にすれば16進バイナリカウンタ回路を構成
できる。
0000にもどる動作を行う。１ビツト目は前の１ビ
ツト目の状態が”０”の時にマスターFFを“１”
にセツトする。２ビツト目、３ビツト目，４ビツ
ト目の”１”をセツトする条件は第９ａ図、第９
ｂ図、第９ｃ図に示すカルノー図に示される。す
なわち各ビツト”１”をセツトする条件D2，
D3，D4は D2＝０×01＋××10 D3＝×10×＋×１×０＋×011 D4＝１××０＋×111 である。この条件で動作する回路を第５図、第６
図と同様に構成できることは明らかである。 第１０図は本発明による16進加算バイナリカウ
ンタ他の実施例の回路図である。第１０図に示す
回路は第６図に示す回路とMSFFのタイミング信
号の与え方が異る。第４表の16進バイナリカウン
タの状態で、状態が“０”→“１”又は“１”→
“０”に変化する時にのみタイミング信号が発生
する様にすれば16進バイナリカウンタ回路を構成
できる。
本発明によれば超高速で動作するジヨセフソン
素子を使つた多段のバイナリカウンタを構成で
き、計算機システムの制御系の高速化に効果があ
る。
素子を使つた多段のバイナリカウンタを構成で
き、計算機システムの制御系の高速化に効果があ
る。
第１ａ図、第１ｂ図は交流電源波形、第２ａ
図、第２ｂ図は本発明で使う２入力OR回路、第
３ａ，３ｂ図は第３ｃ図、第３ｄ図は同じく２入
力AND回路、第４ａ図、第４ｂ図は同じくMS
フリツプフロツプ回路、第５ａ図、第５ｂ図、第
５ｃ図は本発明の第１の実施例による16進バイナ
リカウンタの状態図、第６図は本発明の第１の実
施例の16進バイナリカウンタ回路図、第７ａ図、
第７ｂ図、第７ｃ図は本発明の第２の実施例によ
る16進減算カウンタの状態図、第８図は本発明の
第２の実施例の16進減算カウンタ回路図、第９ａ
図、第９ｂ図、第９ｃ図は本発明の第３の実施例
による１０進カウンタの状態、第１０図は16進バ
イナリカウンタ他の実施例の回路図である。 １０５……磁束結合量子干渉回路、１１０……
電流注入量子干渉回路、１００……２入力OR回
路、１５０……２入力AND回路、２１０……超
電導ループ、２２０……SGA回路、２００……
マスタースレーブフリツプフロツプ回路。
図、第２ｂ図は本発明で使う２入力OR回路、第
３ａ，３ｂ図は第３ｃ図、第３ｄ図は同じく２入
力AND回路、第４ａ図、第４ｂ図は同じくMS
フリツプフロツプ回路、第５ａ図、第５ｂ図、第
５ｃ図は本発明の第１の実施例による16進バイナ
リカウンタの状態図、第６図は本発明の第１の実
施例の16進バイナリカウンタ回路図、第７ａ図、
第７ｂ図、第７ｃ図は本発明の第２の実施例によ
る16進減算カウンタの状態図、第８図は本発明の
第２の実施例の16進減算カウンタ回路図、第９ａ
図、第９ｂ図、第９ｃ図は本発明の第３の実施例
による１０進カウンタの状態、第１０図は16進バ
イナリカウンタ他の実施例の回路図である。 １０５……磁束結合量子干渉回路、１１０……
電流注入量子干渉回路、１００……２入力OR回
路、１５０……２入力AND回路、２１０……超
電導ループ、２２０……SGA回路、２００……
マスタースレーブフリツプフロツプ回路。
Claims (1)
- １ データ入力端子とタイミング入力端子と相補
出力端子対とを備え交流電源駆動ジヨセフソン素
子で構成されたマスタースレーブフリツプフロツ
プと、交流電源駆動ジヨセフソン素子で構成され
た第１及び第２の論理回路とを有し、上記マスタ
ースレーブフリツプフロツプの相補の出力信号対
を、上記第１の論理回路に通し、その出力信号を
上記マスタースレーブフリツプフロツプのタイミ
ング入力信号とし、上記マスタースレーブフリツ
プフロツプの相補の出力信号を、上記第２の論理
回路に通し、上記マスタースレーブフリツプフロ
ツプの交流電源サイクルにおける次の状態が’1'
になる時のみ上記出力信号が上記マスタースレー
ブフリツプフロツプのデータ入力信号となり、上
記マスタースレーブフリツプフロツプがセツトさ
れるように接続したことを特徴とする超電導カウ
ンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513383A JPS6027232A (ja) | 1983-07-26 | 1983-07-26 | 超電導カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513383A JPS6027232A (ja) | 1983-07-26 | 1983-07-26 | 超電導カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027232A JPS6027232A (ja) | 1985-02-12 |
| JPH0438166B2 true JPH0438166B2 (ja) | 1992-06-23 |
Family
ID=15144575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13513383A Granted JPS6027232A (ja) | 1983-07-26 | 1983-07-26 | 超電導カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027232A (ja) |
-
1983
- 1983-07-26 JP JP13513383A patent/JPS6027232A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6027232A (ja) | 1985-02-12 |
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