JPS6027460B2 - 準3値符号ワ−ド同期回路 - Google Patents

準3値符号ワ−ド同期回路

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JPS6027460B2
JPS6027460B2 JP52075723A JP7572377A JPS6027460B2 JP S6027460 B2 JPS6027460 B2 JP S6027460B2 JP 52075723 A JP52075723 A JP 52075723A JP 7572377 A JP7572377 A JP 7572377A JP S6027460 B2 JPS6027460 B2 JP S6027460B2
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長次 小神
清明 河合
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NEC Corp
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Nippon Electric Co Ltd
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/38Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40Transmitting circuits; Receiving circuits
    • H04L25/49Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
    • H04L25/4917Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes
    • H04L25/4923Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes
    • H04L25/4925Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems using multilevel codes using ternary codes using balanced bipolar ternary codes

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Dc Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】 本発明は、ディジタル伝送方式で使用される準3億符号
のワード同期回路に関するものである。
一般にディジタル伝送方式で使用される準3値符号は数
デジツトで構成されるブロック(ワード)単位で零でな
いワ−ドについては、正負両極性の対のワードを用意し
て、全体として、直流分が零になるように制御するもの
である。1ブロックを構成するディジット数(ブロック
長)により、種々の3準値符号が数れられるが、ブロッ
ク長が3ディジットの場合はの‐3T符号、5ディジッ
トの場合は7B5T符号と呼ばれる。
低−3r符号と2値符号との一対応例を第5図に示す。
碑‐汀符号伝送方式においては、4ビットの情報が、3
ディジットで構成されるワードに符号変換されて伝送さ
れるから、受信側では、ワード毎の区切りを判断しなけ
ればもとの4ビットの情報にもどすことができない。一
般に準3値符号を用いたディジタル伝送方式では、送出
側で符号変換されたワード毎の区切を受信側で判断する
回路すなわちワード同期回路が必要である。ワード同期
回路にはこれまで、禁止符号を検出するタイプのものや
、ワード単位でディジタル積分値をディジタル加算器に
より測定し、積分値制御法則にのっとっているかどうか
を検出して同期をとるタイプのものなどがあるが、前者
では同期引き込み時間が長く、後者は回路が複雑である
という欠点がある。本発明の目的は、複数ディジットで
1ワードが構成され、ワードの最後デイジツトにおける
ディジタル積分値が有限の値に制御される準3値符号を
用いたディジタル伝送方式において、比較的簡単な回路
構成で実現できる準3値符号ワード同期回路を提供する
ことにある。
以下図面を参照しながら本発明を詳細に説明する。
第1図は、積分値制御された蟹幻符号パターンの1例で
ある。下行のDSは各ディジットにおけるディジタル積
分値で、この符号では、ワードの最終ディジツトにおけ
るディジタル積分値(R肌i昭DigitalSun)
が、十1、0、ー1、一2の4種類に制御されている。
しかるに、その他のディジット(ワードの第1ディジッ
トや第2ディジット)におけるディジタル積分値は、第
1図に示すように、十2および−3という値をもとり得
る。したがってこの例では、ディジット毎にとり得るデ
ィジタル積分値の状態の数は十2〜一3の6個である。
本発明は、ワードの最後ディジットでは取り得ないディ
ジタル積分値の値をその他のディジットが取り得ること
を利用して、ワードの最終ディジツトを見つけ出し、ワ
ード同期をとるものである。第2図は、第1図のような
積分値制御姫虹符号の場合に適用される本発明の1実施
例である。
1‘ま5段のユニバーサルシフトレジスタで、5段とい
う段数は、この場合の準3値符号のワードの最終ディジ
ットにおいてとり得るディジタル積分値の状態の数4よ
りも1大さし、数である。
このユニバーサルシフトレジスタはS,がFOG日レベ
ル(以下日と略す)、S2がLOWレベル(以下Lと略
す)のときでTがLから日に変化するときにDR,Q,
,Q2,Q3,Q4の状態をそれぞれQ,,Q2,Q,
Q4,Q5へ1段シフト(右シフト)し、またS,がL
、S2が日でTがLから日に変化するとき、こんどはD
L,Q5,Q,Q3,Q2の状態が、それぞれQ,Q4
,Q3,Q2,Q,へ1段シフト(左シフト)これ、S
,,S2が両方ともLのときはTがLから日に変化して
もシフトせず、Q,,Q2,Q,Q,Qは前の状態を保
持(ホールド)する機能を持つものとする。S,に準3
値符号が十のとき日となるパルス(十パルス)を、S2
に準3値符号が−のとき日となるパルス(ーパルス)を
、Tに準3値符号のクロツク信号を、第3図のような時
間関係で入力することにより、十パルスで右にシフトし
、−パルスで左にシフトし、0のパルスでホールドする
ュニバーサルシフトレジスタを形成する。
そしてDRを日、DLをLに固定しておくと、十パルス
で左から右へ日が、一パルスで右から左へLがシフトさ
れる。シフトレジスタの段数が5段であるから、Q,〜
Qに出力される日、Lの状態配列は、6とうり存在する
。第1図の符号がディジット毎にとり得るディジタル積
分値の状態数も6であるので、Q,〜Q5の状態配列と
、符号のディジタル積分値が第4図に示すように必然的
に対応する。なぜなら、もしも最初に符号のディジタル
積分値Q,〜Qの状態配列が第4図のように対応してい
なく、Q,〜Q5の状態が符号のディジタル積分値より
も十側にあったとすれば、Q,〜Qがすべて日になって
も符号のディジタル積分値はまだ0か十1かもしれない
。しかし、符号のディジタル積分値が十2になるとき、
Q,〜Qがさらに右へシフトしても、シフトレジスタが
5段であるから、日、日、日、日、日の状態が続くこと
になる。だから、符号のディジタル積分値が、十2まで
きたときに、自然に第4図に対応におちつく。逆にQ,
〜Qの状態が符号のディジタル積分値の一側にあったと
すれば−3のときにQ,〜Q5が、L、L、L、L、L
となり、これまた自然に第4図の対応におちつく。かく
して、準3値符号のディジツト毎にとり得るディジタル
積分値(DS)とQ,〜Qの状態配列は第4図のように
対応する。さて、第1図のような積分値制御の‐虹では
、ワードの最終ディジツトにおけるディジタル積分値は
、十1〜一2の範囲に制御されているから十2や一3に
なることはない。
しかるにワードの最終ディジツト以外のディジットでは
十2や−3になり得る。ディジタル積分値が十2あるい
は一3にあっていることを検出するには、第4図におい
て、Q,およびQ5の状態に注目すればよい。つまり、
Q,がLのときは、一3であり、Q5が日のときは十2
である。そして、フリツプフロツプ4のデータ入力にQ
,の反転出力とQ5の出力をORゲートを通して加え、
第2図で示すワードパルス発生回路の出力ワードパルス
(1ワード中に1ディジットだけ日になるのをワード毎
に繰返すようなパルス)の立上がりでフリツプフロツプ
4のデータを打ちぬくとき、6の出力ワードパルスの立
上がりがワードの最終ディジット内にあれば、フリツブ
フロツプ4の出力は常にLである。しかし、6の出力ワ
ードパルスの立上がりがワードの最終ディジット以外に
あれば、ディジタル積分値が十2あるいは一3になり得
るデイジツトのとき、すなわちQ,の反転出力またはQ
5の出力が日のとき、フリツブフロップ4のデータを打
ちぬくことになるから、フリツプフロツプ4の出力は日
となる。この日のパルスは、6の出力ワードパルスの立
上がりがワードの最終ディジット内にないことを表わす
、つまり同期ハズレであることを意味するパルスである
から、これをガードカウンタ7へ入力して、ワードパル
ス発生回路へ入力されるクロックパルスを1ビット歯抜
けにするパルス(1ピットインヒビットパルス)を発生
させ、それにより6の出力ワードパルスを1ビットシフ
トせる。それでもフリツプフロツプ4の出力から日のパ
ルス(同期ハズレ情報)が出力されるようであれば、も
う1ビットシフトする。この例では、1ワードが3ディ
ジットであるから、最高でも2ビット、ワードパルス(
6の出力)をシフトさせれば、ワードの最終ディジツト
内に6の出力ワードパルスの立上がりが存在するように
なり、フリップフロップ4の出力は常にLとなる。フリ
ップフ。ップ4の出力が常にLとなれば、ガードカウン
タ7の出力から1ピットインヒビツトパルスを発生する
ことはなから、6の出力ワードパルスの立上がりが常に
準3値符号のワードの最終ディジット内に固定される。
つまり、この状態がワード同期のとれた状態である。要
するに、Q,の反転出力あるいはQの出力がLにならな
いディジツトをさがし出すことで、準3値符号のワード
最終ディジットを見つけることが出来るのである。
ただし、以上の説明は、伝送路に符号誤りのない場合で
あって、符号誤りがあれば、そのたびにワードの最終デ
ィジットでのディジタル積分値が十2や−3になり、同
期はずれ情報パルスを発生する可能性がある。このよう
な符号誤りがあった場合も、もしフリップフロップ4の
出力そのもので、ワ−ドパルスをシフトしたならば符号
誤りのたびに同期をとり直すことになり、同期回路とし
ての動作は非常に不安定なものとなる。このため、本実
施例では、同期はずれ情報パルスすなわちフリツプフロ
ツプ4の出力パルスをガードカウンタ7で計数して同期
はずれ情報パルスが一定期間に数回以上連続したとき、
はじめて1ピットインビットパルスを回路6に与えるこ
とにより、ワ−ドパルスを1ビットシフトするようにし
ている。こうすることによって、ある程度の符号誤りが
含まれていても、ワード同期回路は符号誤りによって擬
似的に発生した同期はずれ情報パルスを無視することが
でき、これによって安定なワード同期が実現できる。以
上説明したように、本発明によれば比較的簡単な回路構
成で準3値符号のワード同期回路が得られる。
【図面の簡単な説明】
第1図は積分値制御の−虹符号の1例を示し、第2図は
第1図の準3値符号に対して本発明を適用した場合の−
実施例を示し、第3図は第2図の例における十パルス、
ーパルスに対するクロックパルスの時間関係を示し、第
4図は第2図1の出力Q,〜Q5の状態配列とディジタ
ル積分値との対応を示し、第5図はの‐虹符号と2値符
号との一対応例を示す。 1……ユニバーサルシフトレジスタ、2……ORゲート
回路、3・・・・・・反転回路、4・・・・・・フリツ
プフロツプ、6・・・・・・ワードパルス発生回路、5
・・・・・・ANDゲート回路、7…・・・ガードカウ
ンタ回路。 図 球 図 N 土株 第3図 第4図 発J肉

Claims (1)

    【特許請求の範囲】
  1. 1 複数デイジツトで1ワードを構成し、ワード単位で
    積分値制御され、ワードの最終デイジツトにおいてとり
    得るデイジタル積分値の状態数がNである準3値符号を
    用いたデイジタル伝送方式において、準3値符号の+パ
    ルスで右又は左にシフトし、−パルスでその逆方向にシ
    フトし、0のパルスではホールド(前の状態を保持)す
    るN+1段のユニバーサルシフトレジスタと、そのユニ
    バーサルシフトレジスタの第1段目の出力または逆極性
    出力と第N+1段目の逆極性出力または正極性出力とを
    入力とする第1のゲート回路と、そのゲート回路の出力
    をデータ入力とし1ワードに1回周期的に立上がるパル
    ス(ワードパルス)をタイミング入力とするフリツプフ
    ロツプと、そのフリツプフロツプからの出力パルスを一
    定期間計数し計数値が予め定めた値に達したときパルス
    を出力し該1定期間経過する毎または該パルスを出力し
    たあと一定期間経過する毎に初期設定されるガードカウ
    ンタ回路と、そのカウンタ回路の出力によりワードパル
    スを1ビツトシフトする第2のゲート回路を有すること
    を特徴とする準3値付号ワード同期回路。
JP52075723A 1977-06-24 1977-06-24 準3値符号ワ−ド同期回路 Expired JPS6027460B2 (ja)

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JP52075723A JPS6027460B2 (ja) 1977-06-24 1977-06-24 準3値符号ワ−ド同期回路

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Publication Number Publication Date
JPS5410608A JPS5410608A (en) 1979-01-26
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JP52075723A Expired JPS6027460B2 (ja) 1977-06-24 1977-06-24 準3値符号ワ−ド同期回路

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JPS5864844A (ja) * 1981-10-15 1983-04-18 Victor Co Of Japan Ltd 同期検出方式

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JPS5410608A (en) 1979-01-26

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