SU1115045A1 - Преобразователь @ -ичного позиционного кода в двоичный код - Google Patents

Abstract

ПРЕОБРАЗОВАТЕЛЬ р-ИЧНОГО ПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД, содержащий накопительный сумматор, регистр основани , сумматор основани  и сдвиговый регистр, вxoды log p старших разр дов которого, начина  со второго, соединены соответственно с разр дными выходами сумматора основани , перва  группа входов которого соединена с соответствующими выходами сдвигового регистра, a втора  группа входов сумматора основани  с выходами регистра основани , отличающийс  тем, что, с целью упрощени  преобразовател , он содержит элемент И, элемент ИЛИ, первый и второй элементы задержки, ре-, .гистр константы, счетчик и триггер, счетный вход которого соединен с выходом переполнени  счетчика, информационные входы которого соединены с выходами накопительного сумматора, информационные входы которого соединены с выходами регистра константы, a управл ющий вход накопительного сумматора - с нулевым выходом триггера , с входом сдвига влево сдвигового регистра и через первый элемент задержки - с первым входом элемента ИЛИ, второй вход которого соединен с единичным выходом триггера, с первым входом элемента И и входом, сдвига вправо сдвигового регистра, вход (Л старшего разр да которого соединен с выходом переноса сумматора основани , a выход старшего разр да соедив нен с вторым входом элемента И, выход которого соединен с входом записи сдвигового регистра, a третий вход элемента И - с тактовым входом преобразовател  и через второй элемент задержки - с тактовым входом сдвигового регистра и счетным входом счетчика , вход записи которого соединен с выходом элемента ИЛИ. U1

Description

Изобретение относитс  к вычислительной технике и предназначено дл  преобразовани  цел х К-разр дных два ично-кодированньЕх чксел из позиционной системы счислени  с любым основанием Р в двоичную систему . счислени . Известен преобразователь кодрв из позиционной системы счислени  с основанием Р 2 в двоичный код, содержащий сдвиговые регистры, много разр дный вычислитель, блоки управле ни  алгебраического суммировани , умножитель и элементы И и ИЛИ с соответствуюпщми св з ми. Перевод числа из одной системы счислени  в другую вьтолн етс  как многошагова  пос ледовательность операций сдвига и ко рекции 1 . Наиболее близким техническим реше нием к изобретению  вл етс  преобразователь р-ичного кода в двоичный код, содержащий накопительньш сумматор , регистр основани , сумматор основани  и сдвиговьм регистр, к вхо дам старших разр дов которого, начина  со второго, подключены 1 logjp входов сумматора основани , а выходы этих разр дов регистра соединены с первой группой входов сумматора основани , втора  группа входов которого соединена с выходами регистра основани . Процесс преобразовани  ос ществл етс  путем сдвига и суммиро-. вани  кодов в накопительных сумматорах на каждом шаге t2. Недостаток известных устройств .больша  сложность, Целью изобретени   вл етс  упроще ние преобразовател . Поставленна  цель достигаетс  тем что преобразователь р-ичного позиционного кода в двоичный код, содержащий накопительный сумматор, регистр основани , сумматор основани  и сдвиговый регистр, входы ХоЗпрС старших разр дов которого, начина  со второго, соединены соответственно с разр дными выходами сумматора основани , перва  группа входов которого соединена с соответствующими выходами сдвигового регистра, а втора  группа входов сумматора основани  - с выходами сдвигового регистра основани , содер сит элемент И, элемент ИЛИ, первый и второй элементы задержки, регистр контстанты, счетчи и триггер, счетный вход которого сое динен с выходом переполнени  счетчика , информационные входы которого соединены с выходами накопительного сумматора, информационные входы которого соединены с выходами регистра константы, а управл .ощий вход накопительного сумматора - с нулевым вы содом триггера, с входом сдвига влево сдвигового регистра и через первьй элемент задержки - с первым входом элемента ИЛИ, второй вход которого соединен с единичным выходом триггера , с первым входом элемента И и входом сдвига вправо сдвигового регистра , вход старшего разр да которого соединен с выходом переноса сумматора основани , а выход старшего разр да - с втррым входом элемента И, выход которого соединен с входом записи сдвигового регистра, а третий вход элемента И - с тактовым входом преобразовател  и через второй элемент задержки- с тактовым входом сдвигового регистра и счетным входом счетчика, вход записи которого соединен с выходом элемента ИЛИ. На чертеже изображена структурна  схема преобразовател  кодов. Преобразователь содержит сдвиговьй регистр 1, сумматор 2 основани  и регистр 3 основани . Регистр 3 основани  и сумматор 2 имеют по m 31о§,2 Р пда двоичных разр дов, где Р( максимальное основание системы счислени , из которой осуществл етс  преобразование двоично-кодированньк чисел в двоичную систему счислени . Регистр 1  вл етс  реверсивным сдвигающим регистром с цеп ми циклического сдвига из старшего разр да в t-шадший (при сдвиге информации влево) и из мпадшего разр да в старший (при сдвиге вправо). Длина в двоичных разр дах регистра 1 определ етс  вьфажением шК + 1, где К - количество разр дов числа с основанием Р(щу I; Устройство также содержит регистр 4константы, накопительный сумматор 5и счетчик 6, имеющие nojlog CK 1 ) ш l| двоичных разр дов. Выход переноса (переполнени ) счетчика 6 соединен с счетным входом триггера 7, нулевой выход которого подключен к первому управл ющему входу регистра 1 к управл ющему входу накапливающего сумматора 5 и к входу элемента 8 задержки. Единичный выход триггера 7 соединен с вторым управл к цим входом регистра 1, с входЪм элемента И 9 и с одним входом элемента ИЛИ 10, другой вход которого соединен с выходом элемента 8 задер кн. тактовый вход 11 преобразовател  соединен с входом элемента И 9 элемента 12 задержки. Узлы 1-6 устройства составл ют его опера)дионную часть, а элементы 7-12 - его управл ющую часть. Первый и второй входы регистра 1 предназначены дл  управлени  направлени ем сдвига в регистре и  вл ютс  потенциальными . Если единичный сигнал потенциал) присутствует на первом управл ющем входе, то в регистре 1 осуществл етс  сдвиг влево (в сторо старших разр дов), а при наличии ед ничного сигнала на втор,ом управл ющем2ц

входе - сдвиг информации вправо. Все остальные управл ющие входы узлов 1, 5 и 6 устройства, обеспечивают изменение их состо ни  при изменении у уровн  сигналов (дл  определенности, при переходе из О в 1), т.е. по фронту сигналов. Третий управл ющий вход регистра 1 предназначен дл  сдвига информации в регистре на один разр д, а четвертый - дл  приема информации на регистр с выходов сумматора 2 основани  (при этом информаци  принимаетс  только в те разр ды регистра 1, которые св заны с выходами сумматора 2 основани , значени  остальных разр дов регистра при этом не измен ютс ) Управл ющий вход накопительного сумматора 5 предназначен дл  разрешени  суммировани  содержимого сумматора и содержимого регистра 4 константы . Первый управл ющий вход счетчика 6  вл етс  счетным, т.е. обеспечивает увеличение содержимого счетчика 6 на единицу, а второй управл ющий вход предназначен дл  занесени  в счетчик 6 информации параллельным кодом с выходом накапливающего сумматора 5. Длина счетчика, регистров и сумматоров устройства определ етс  максимальным основанием P, . В исходном состо нии в регистре 3 основани  записано основание Р в двоичной системе счислени ,. Код основани  имеет log-jPf двоичных разр дов . Если J log,jPf, , то код основани  устанайливаетс  в старших разр дах регистра 3, а оставС началом работы преобразовател  на вход 11 начинают поступать синхросигналы . Процесс работы устройства можно разбить на 2К - 2 цикла. В . 454 . шиес  младшие разр ды - в нулевое состо ние. В старшем разр де регистра 1 записан нуль, а справа-от этого разр да записаны подр д р-ичные разр ды преобразуемого числа (начина  со старшего). В регистр 4 константы, накапливающий сумматор 5 и счетчик 6 записано в дополнительном коде двоичное число Jlogrt C равное числу двоичных разр дов , необходимых дл  представлени  одной р-ичной цифры. Триггер 7 в исходном со сто нии установлен на нуль, т.е. регистр 1 подготовлен дл  1Д1клического сдвига информащ1и влево, так как единичный сигнал при атом поступает на первый управл ющий вход этого регистра (цепи установки исходного со сто ни  устройства условно не показаны) . каждом нечетном цикле осуществл етс  циклический сдвиг информации в регистре числа 1 влево, а в каждом четном - вправо, причем в этом случае одновременно осуществл етс  и преобразование информации в регистре 1. В первом цикле (как и в каждом последукхцем нечетном цикле) элемент И 9 закрыт нулевым сигналом с единичного выхода триггера 7, т.е. на четвертый управл ющий вход регистра 1 сигналы не поступают. Каждый синхросигнал с входа 11 через элемент 12 задержки поступает на третий управл ющий вход регистра 1 и на второй управл ющий вход счетчика 6. В регистре 1 при этом каждый раз осуществл етс  циклический сдвиг на один двоичный разр д влево а в счетчике 6 - прибавление единицы к его содержимому. Поскольку в исходном состо нии в счетчике 6 быпо записано в дополнительном коде число , то после прихода такого же количества синхросигналов формируетс  сигнал переполнени  счетчика 6, который, поступа  на счетный вход триггера 7, измен ет его состо ние на противоположное (в первом цикле на единичное). Положительный перепад потенциала, формирующийс  на единичном выходе триггера 7, через элемент ИЛИ 10 поступает на второй управл ющий вход счетчика 6 и осуществл ет запись с выходов накопительного сумматора 5 в счетчик 6 дополнительного кода исла . На этом первый цикл зака.нчиваетс . ТаКИМ образом, после вьтолнени  первого 5 цикла в регистре 1 информаци  циклически сдвинулась на один р-ичньш разр д (или на двоичных разр дов ), а в счетчике 6, как и перед выполнением цикла, записано число JlogrtP в дополнительном коде. Поскольку триггер 7 находитс  в единичном состо нии, то перед выполнением второго (как и каждого четного) цикла регистр 1 подготовлен дл  циклического сдвига вправо. Во втором цикле, если в старшем разр де регистра 1 находитс  единица , синхросигнал с входа 11 через элемент И 9 поступает на четвертый управл ющий вход этого регистра. С п мощью сумматора 2 основани  к содержимому регистра 1 прибавл етс  основание Р, записанное в регистре 3 основани , причем перенос, формирующий с  на сумматоре, записываетс  в стар ший разр д регистра 1. Если в старшем разр де регистра 1 записан нуль, то суммирование не вьшолн етс . Затем сигнал с выхода элемента 12 задержки осуществл ет сдвиг на один ДВОИЧНЫЙ разр д содержимого регистpa 1 и прибавление единицы к счетчик 6, После поступлени  } синхросигналов , как и в первом цикле, формируетс  сигнал переполнени  счетчика 6, который измен ет состо ние триггера 7 на нулевое, Положительньй перепад потенциала с нулевого выхода триггера 7 поступает на управл ющий вход сумматора 5, в результате чего к его содержимому прибавл етс  содер жимое регистра 4 контстанты. Этот же . положительный перепад через элемент задержки и элемент ИЛИ 10 поступает на второй управл ющий вход счетчика 6 и осуществл ет запись в счетчик ко да, полученного на накапливающем сум маторе 5 (если этого требует используема  элементна  база, то из перепада потенциала: можно получить сигна нужной длительности с помощью формир вателей, например РС-цепочек). Следо вательно, после вьтолнени  второго цикла в счетчике 6 и накапливающем сумматоре 5 записан дополнительный код числа 2 , а в регистре 1 произошло частичное преобразование информации. Последующие циклы отличаютс  от указанных двух первых циклов только количеством тактов. В каждой последующей паре циклов число тактов на log Р больше, чем в предьщущей. так как после каждого четного цикла содержимое счетчика 6 увеличиваетс  на величину logn Р. После вьтолнени  2К - 2 циклов процесс преобразовани  заканчиваетс . Результаты преобразовани  (двоичное число) наход тс  в регистре 1. Проиллюстрируем работу устройства на следующих примерах. Будем, дл  определенности , считать, что устройство предназначено дл  преобразовани  целых трехразр дных чисел с произвольным основанием Р 4 10 в двоичную систему счислени , т.е. 10, к 3. В этом случае регистр 1 числа содержит + 1 J log |j + 1 13 двоичных разр дов, регистр 3основани  и сумматор 2 основани  по logij loC 4 разр да, а счетчик 6, накапливающий сумматор 5 и регистр 4констайты - по log.((K-l) logi2 10 + 1/ 4 разр да. Пусть исходное двоично-дес тичное число X(2.|Q равно 1001, 1001 1001 (т.е. Хц 999 в дес тичной системе счислени ). Тогда двоичное . число X должно быть равно 1111100111. Обозначим через У1, У2, УЗ и У4 управл к цие сигналы, формирующиес  соответственно на выходе элемента 12 задержки, элемента И 9, элемента ИЛИ 10 и на нулевом выходе триггера 7. Процесс такого преобразовани  иллюст .рируетс  таблицей. Заметим, что старший разр д регио ра 1 в процессе суммировани  участи  не принимает, так как он не подключен к входам сумматора 2 основани .В указанный разр д записываетс  перенос, формирующийс  на сумматоре 2 основани . В процессе преобразовани  в каждом нечетном цикле по сигналу У1 осуществл етс  циклический сдвиг информации в регистре числа влево, а в кажом четном - вправо. Обоснование технико-экономической эффектичности проводитс  по отношению к базовому объекту. Аппаратурные затраты на предлагаемое устройство оценим в суммарном числе двоичных разр дов регистров, сумматоров и счетчика, т.е. будем считать, что стоимость одного разр / ,

да регистра, сумматора и счетчика примерно одинакова.

Узлы предлагаемого устройства имеют следующую длину в двоичных разр дах: регистр 1 числа 1 - т-К + 1, сумматор 2 основани  - т, регистр

3основани  - т, счетчик 6 - llogq |(K-1)m + l , накапливающий сумматор 5 - (K-1)m + l, регистр

4константы - logj((K-1)m + IjCУчитыва , что накапливающий сумматор 5  вл етс  композицией регистра и комбинационного сумматора, т.е. условна  стоимость составл ет

2jlog l CK-Dm +1j , дл  предлагаемого устройства получим С 2т + тК + 1 + (K-1)m + l.

Следовательно, введение новьсх элементов и конструктивных св зей поз-вол ет уменьшить аппаратурные затра15045S

ты на построение устройства в М . GI ЗКга + L..-.m Ci 2iiH iiik+1+4}rog,j|(K-T) Например, при построении преобразова5 тел  дл  перевода в двоичную систему счислени  10-разр дных чисел с основанием Р 15, т.е. при К 10 и m 4, получим выигрьш в аппаратуре в

167

Cl

2 раза. 73

Оценка аппаратуры, выполн лась из предположени , что дл  построени  устройств используютс  микросхемы с малой степенью интеграции.

При использовании средних и -больших интегральных схем преимущества предлагаемого устройства про вл ютс  в большей степени.

0111110011100

0011111001110 0001111100111

Результат

1111 0000

+ 1100

оТбо

J

0100

Claims (1)

1. . ПРЕОБРАЗОВАТЕЛЬ р-ИЧНОГО ПОЗИЦИОННОГО КОДА В ДВОИЧНЫЙ КОД, содержащий накопительный сумматор, регистр основания, сумматор основания и сдвиговый регистр, входы]1оз^,р[ старших разрядов которого, начиная со второго, соединены соответственно с разрядными выходами сумматора основания, первая группа входов которого соединена с соответствующими выходами сдвигового регистра, а вторая группа входов сумматора основания с выходами регистра основания, отличающийся тем, что, с целью упрощения преобразователя, он содержит элемент И, элемент ИЛИ, первый и второй элементы задержки, регистр константы, счетчик и триггер, счетный вход которого соединен с выходом переполнения счетчика, информационные входы которого соединены с выходами накопительного сумматора, информационные входы которого соединены с выходами регистра константы, а управляющий вход накопительного сумматора - с нулевым выходом триггера, с входом сдвига влево сдвигового регистра и через первый элемент задержки - с первым входом элемента ИЛИ, второй вход которого соединен с единичным выходом триггера, с первым входом элемента И и входом, сдвига S вправо сдвигового регистра, вход старшего разряда которого соединен с выходом переноса сумматора основания, а выход старшего разряда соединен с вторым входом элемента И, выход которого соединен с входом записи сдвигового регистра, а третий вход элемента И - с тактовым входом преобразователя и через второй элемент задержки - с тактовым входом сдвигового регистра и счетным входом счетчика, вход записи которого соединен с выходом элемента ИЛИ.