JPS602776B2 - 電子部品収納パツケージ - Google Patents
電子部品収納パツケージInfo
- Publication number
- JPS602776B2 JPS602776B2 JP51059118A JP5911876A JPS602776B2 JP S602776 B2 JPS602776 B2 JP S602776B2 JP 51059118 A JP51059118 A JP 51059118A JP 5911876 A JP5911876 A JP 5911876A JP S602776 B2 JPS602776 B2 JP S602776B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- pins
- pin
- electronic component
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は集積回路（ＬＳＩ）パッケージに関し、主と
して電子計算機の高速論理用は１を対象とする。
して電子計算機の高速論理用は１を対象とする。
電子計算機においては論理素子の改革に対応して現在ほ
とんどすべてがＩＣ化され、さらには１化へと進んべい
る。
とんどすべてがＩＣ化され、さらには１化へと進んべい
る。
ところでＩＣパッケージについては、ＤＩＬ（又はＤＩ
Ｐ、デュアルインライン）一１６ピンのごとく標準化さ
れ、これを実装するプリント配線基板もそのピンの配列
に従って規格化されているが、これに対してＬＳＩパッ
ケージについてはそのような標準化はまだ成されず、回
路の内容によって寸法形状がまちまちであり、プリント
配線基板へ実装する場合にも支障を多く生じ、集積化の
実が上らない。そこでは１パッケージの標準化の試みと
して、‘１｝Ｄ山ＩＣパッケージのピン数を多くする、
‘２１４ーサィド・フラット・パッケージ（袴関昭４９
一３８５７５）等が従来より提案されているが下記のよ
うな欠点があって採用が困難である。前記‘１１につい
ては、‘ィーピン数の増加に従ってパッケージの寸法が
大きくなり実装密度が上らない、‘ｏ｝標準的に使用さ
れている１６ピンタィブとの混在をさせる場合、例えば
多層配線基板にＩＣとＬＳＩを実装する時に内装で電源
、ＧＮＤ（接地）を供給する必要があるが内層パターン
をそれに応じて標準化できない等の理由で標準化が難し
い、また前記■については、【ィ｝プリント配線基板へ
の取夕付けには−般にソルダー・リフロー方式が取られ
ているため、標準のＤＩＬと同時に敗付けることができ
ない、【ｏーＤＩＬに合わせてピン間隔を１０瓜ｈｉメ
ピツチのままでフラットパッケージ化しても形状はあま
り小さくならない、しかしピッチを縮少す０ればＤ比パ
ッケージとの現在は難かしくなり、かつ特殊な鋼密基板
を必要とし、製品の原価高を招くのみならず信頼性を低
下するなどの問題を生じる。本願発明者等はパッケージ
におけるリードの導ょ出方向と、パッケージ形状及びリ
ードピンの配置を考慮することにより前記の問題を解決
した。
Ｐ、デュアルインライン）一１６ピンのごとく標準化さ
れ、これを実装するプリント配線基板もそのピンの配列
に従って規格化されているが、これに対してＬＳＩパッ
ケージについてはそのような標準化はまだ成されず、回
路の内容によって寸法形状がまちまちであり、プリント
配線基板へ実装する場合にも支障を多く生じ、集積化の
実が上らない。そこでは１パッケージの標準化の試みと
して、‘１｝Ｄ山ＩＣパッケージのピン数を多くする、
‘２１４ーサィド・フラット・パッケージ（袴関昭４９
一３８５７５）等が従来より提案されているが下記のよ
うな欠点があって採用が困難である。前記‘１１につい
ては、‘ィーピン数の増加に従ってパッケージの寸法が
大きくなり実装密度が上らない、‘ｏ｝標準的に使用さ
れている１６ピンタィブとの混在をさせる場合、例えば
多層配線基板にＩＣとＬＳＩを実装する時に内装で電源
、ＧＮＤ（接地）を供給する必要があるが内層パターン
をそれに応じて標準化できない等の理由で標準化が難し
い、また前記■については、【ィ｝プリント配線基板へ
の取夕付けには−般にソルダー・リフロー方式が取られ
ているため、標準のＤＩＬと同時に敗付けることができ
ない、【ｏーＤＩＬに合わせてピン間隔を１０瓜ｈｉメ
ピツチのままでフラットパッケージ化しても形状はあま
り小さくならない、しかしピッチを縮少す０ればＤ比パ
ッケージとの現在は難かしくなり、かつ特殊な鋼密基板
を必要とし、製品の原価高を招くのみならず信頼性を低
下するなどの問題を生じる。本願発明者等はパッケージ
におけるリードの導ょ出方向と、パッケージ形状及びリ
ードピンの配置を考慮することにより前記の問題を解決
した。
したがってこと発明の目的は実装密度を低下させること
なく、Ｄ山一１６ピンＩＣパッケージと混在することが
でき、しかも標準化可能なＬＳＩ用パッケージを提供す
ることにある。上記の目的を達成するための本発明の一
つの構成は、集積回路パッケージにおいて、基板底面に
多列のりードピンがすべて該底面と直角方向に楢設され
、リードピンの間隔は標準化されたＤＩＬ−１６ピンに
パッケージのピン間隔に等しくするとともに、基板の平
面スペースをＤＩＬ−１６ピンＩＣパッケージの平面ス
ペースの約整数倍とすることを特徴とする。
なく、Ｄ山一１６ピンＩＣパッケージと混在することが
でき、しかも標準化可能なＬＳＩ用パッケージを提供す
ることにある。上記の目的を達成するための本発明の一
つの構成は、集積回路パッケージにおいて、基板底面に
多列のりードピンがすべて該底面と直角方向に楢設され
、リードピンの間隔は標準化されたＤＩＬ−１６ピンに
パッケージのピン間隔に等しくするとともに、基板の平
面スペースをＤＩＬ−１６ピンＩＣパッケージの平面ス
ペースの約整数倍とすることを特徴とする。
以下実施例にそって具体的に説明する。
第１図はＤ山一１６ピンＩＣパッケージの２個分に対応
する平面スペースを有するＬＳＩパッケージに本発明を
適用した場合の例を示す。
する平面スペースを有するＬＳＩパッケージに本発明を
適用した場合の例を示す。
１は方形の平面形状を有するセラミックパッケージ基板
でその底面にリードピン２が同軸状にかつ面に対してす
べて直角方向に桶設されている。
でその底面にリードピン２が同軸状にかつ面に対してす
べて直角方向に桶設されている。
同図において破線で囲む縦長の形状Ａ，ＢはＤＩＬ−１
６ピンＩＣパッケージのピンの配置を示すもので、本発
明のパッケージのリードピンは上記配置によってこれと
同じピンの間隔で基板の周綾部を１列ないし２列に配列
される。上記りードピンのうち、最上列および最下列の
ピン（図中由で表わす）はＧＮＤ（接地用）ピンに使用
し、中間列のピン（図中○で表わす）はＶＥＥ（電源用
）ピンとして使用し、最下列から１列上の列の■で示さ
れたピンはは１検査用ピンとして使用し、その他のピン
は入力用及び出力用の信号ピンとして使用するものであ
り、これらはそれ３と対応位置にあるＤＩＬ−１６ピン
のピンの使用形態と矛盾しないものである。
６ピンＩＣパッケージのピンの配置を示すもので、本発
明のパッケージのリードピンは上記配置によってこれと
同じピンの間隔で基板の周綾部を１列ないし２列に配列
される。上記りードピンのうち、最上列および最下列の
ピン（図中由で表わす）はＧＮＤ（接地用）ピンに使用
し、中間列のピン（図中○で表わす）はＶＥＥ（電源用
）ピンとして使用し、最下列から１列上の列の■で示さ
れたピンはは１検査用ピンとして使用し、その他のピン
は入力用及び出力用の信号ピンとして使用するものであ
り、これらはそれ３と対応位置にあるＤＩＬ−１６ピン
のピンの使用形態と矛盾しないものである。
同図ｄはセラミックパッケージ基板１の上面にＬＳＩテ
ップ取付け用のキャビティ部３を設けたものの例である
。
ップ取付け用のキャビティ部３を設けたものの例である
。
３第２図は標準化された内
層パターンをもつプリント配線基板上にＤ山一１６ピン
ＩＣパッケージとこの発明による偽１パッケージとを混
在させて配置させた場合の形態を示す。上記標準化され
たプリント配線基板は第３図に示すように例えば４層の
４配線層を有し、スルーホール孔４が１００ｈｉク格子
であげられている。このうち第２層はＧＮＤ配線用、第
３層はＶＥＥ配線用で、ＧＮＤ用あるいはＶ８８用スル
ーホール孔はこれらに接続固定され、他の信号用配線層
Ｓ，，Ｓ２に対して当該スルーホールはフリーの状態に
ある。このようなプリント配線基板に対して、在来はＤ
山一１６ピンＩＣパッケージを第２図のＤ．，Ｄ２…で
示すように所定間隔で実装するようにしているが、これ
らと混在させてこの発明によるＢＩパッケージを同図の
Ｌ，，Ｌ…で示すようにＤ山一１６ピンＩＣパッケージ
２個分のスペースをもって実装する。
層パターンをもつプリント配線基板上にＤ山一１６ピン
ＩＣパッケージとこの発明による偽１パッケージとを混
在させて配置させた場合の形態を示す。上記標準化され
たプリント配線基板は第３図に示すように例えば４層の
４配線層を有し、スルーホール孔４が１００ｈｉク格子
であげられている。このうち第２層はＧＮＤ配線用、第
３層はＶＥＥ配線用で、ＧＮＤ用あるいはＶ８８用スル
ーホール孔はこれらに接続固定され、他の信号用配線層
Ｓ，，Ｓ２に対して当該スルーホールはフリーの状態に
ある。このようなプリント配線基板に対して、在来はＤ
山一１６ピンＩＣパッケージを第２図のＤ．，Ｄ２…で
示すように所定間隔で実装するようにしているが、これ
らと混在させてこの発明によるＢＩパッケージを同図の
Ｌ，，Ｌ…で示すようにＤ山一１６ピンＩＣパッケージ
２個分のスペースをもって実装する。
この場合、ＬＳＩパッケージの上段列２本のＧＮＤピン
はＤＩＬ−１６ピンＩＣパッケージのＧＮＤピンと共通
のスルーホールに接続され、下段列２本はＤ比一１６ピ
ンＩＣでは使用しないスルーホールに接続されるように
なる。Ｖ８８用の２本のピンもＤ比パッケージでは使用
していないスルーホールに接続される。
はＤＩＬ−１６ピンＩＣパッケージのＧＮＤピンと共通
のスルーホールに接続され、下段列２本はＤ比一１６ピ
ンＩＣでは使用しないスルーホールに接続されるように
なる。Ｖ８８用の２本のピンもＤ比パッケージでは使用
していないスルーホールに接続される。
以上実施例で述べたこの発明によれば、下記の諸効果が
もたらせられる。
もたらせられる。
｛１ー標準化された内層パターンをもつプリント配線基
板上にＤＩＬ−１６ピンＩＣパッケージと混在させてＢ
Ｉパッケージを任意の数、任意の位置に実装できる。ｔ
２｝この発明によれば、一つの基板上にリードピンを従
来のピン間隔に合わせて多列にアクシアルに配列するこ
とにより、単位スペースあたりのピン数を増加し、又、
ＤＩＬ−１６ピンＩＣパッケージとＬＳＩパッケージを
混在させてしかも隙間なく配置できるから、実装密度の
向上を期待できる。この発明は前記実施例に限定される
ものでなくこれ以外に下記のように種々の実施態様を有
する。
板上にＤＩＬ−１６ピンＩＣパッケージと混在させてＢ
Ｉパッケージを任意の数、任意の位置に実装できる。ｔ
２｝この発明によれば、一つの基板上にリードピンを従
来のピン間隔に合わせて多列にアクシアルに配列するこ
とにより、単位スペースあたりのピン数を増加し、又、
ＤＩＬ−１６ピンＩＣパッケージとＬＳＩパッケージを
混在させてしかも隙間なく配置できるから、実装密度の
向上を期待できる。この発明は前記実施例に限定される
ものでなくこれ以外に下記のように種々の実施態様を有
する。
｛１｝ 第４図は山１パッケージの基板スペースを標準
化されたＤ山一１６ピンＩＣパッケージを同図破線Ａ，
Ｂ，Ｃで囲むように横に３個ならべたスペースをもたせ
たものであり、このようにすることで一つの基板により
多くのリードピンを有するＬＳＩパッケージが得られる
。
化されたＤ山一１６ピンＩＣパッケージを同図破線Ａ，
Ｂ，Ｃで囲むように横に３個ならべたスペースをもたせ
たものであり、このようにすることで一つの基板により
多くのリードピンを有するＬＳＩパッケージが得られる
。
■ 第５図はＤ山一１６ピンＩＣパッケージを横に４個
（同図の破線Ａ，Ｂ，Ｃ，Ｄ）ならべたスペースをもつ
ＬＳＩパッケージの例である。
（同図の破線Ａ，Ｂ，Ｃ，Ｄ）ならべたスペースをもつ
ＬＳＩパッケージの例である。
■ 前記‘１１，ｔ２｝において、リードピンが基板周
辺にそって２列に配列されているが、これを３列とし、
あるいはそれ以外の適当な個所にピンを配置してもよい
。
辺にそって２列に配列されているが、これを３列とし、
あるいはそれ以外の適当な個所にピンを配置してもよい
。
■ ＧＮＤピンやＶＥＥピンの配置は使用するプリント
配線基板のパターンに応じてその位置を変更できる。
配線基板のパターンに応じてその位置を変更できる。
【５’は１パッケージが実装されるプリント配線基板は
平面状のものの他に立体的に構成したものであってもよ
い。
平面状のものの他に立体的に構成したものであってもよ
い。
この発明の適用できる分野は集積回路用パッケージ全般
においてである。
においてである。
第１図はこの発明の一実施例を示し、ａは底面図（又は
平命図）、ｂは正面図、ｃは側面図であり、同図ｄは一
部を変更した正面図である。 第２図はこの発明の使用形態を示す平面図、第３図は第
２図で使用されるプリント配線基板の拡大断面構造を示
す概略図である。第４図はこの発明の他の実施例を示し
、ａは底面図（又は平面図）、ｂは正面図、第５図はさ
らに他の実施例を示す底面図（又は平面図）である。１
・・…・パッケージ基板、２・・・・・・リードピン、
３・・・・・・台部、４・・・・・・クリアランス・ホ
ール、５・・．・・・スルーホール、Ａ，Ｂ，Ｃ，Ｄ…
…ＤＩＬ−１６ピンＩＣパッケージのピン配列を示す破
線、Ｄ，，○２，Ｄ３・・・…ＤＩＬ‐１６ピンＩＣパ
ッケージ、Ｌ，Ｌ２・・・…ＬＳＩパッケージ。 痢十図 絹ｌ囚 桁乙囚 浦３図 精５函
平命図）、ｂは正面図、ｃは側面図であり、同図ｄは一
部を変更した正面図である。 第２図はこの発明の使用形態を示す平面図、第３図は第
２図で使用されるプリント配線基板の拡大断面構造を示
す概略図である。第４図はこの発明の他の実施例を示し
、ａは底面図（又は平面図）、ｂは正面図、第５図はさ
らに他の実施例を示す底面図（又は平面図）である。１
・・…・パッケージ基板、２・・・・・・リードピン、
３・・・・・・台部、４・・・・・・クリアランス・ホ
ール、５・・．・・・スルーホール、Ａ，Ｂ，Ｃ，Ｄ…
…ＤＩＬ−１６ピンＩＣパッケージのピン配列を示す破
線、Ｄ，，○２，Ｄ３・・・…ＤＩＬ‐１６ピンＩＣパ
ッケージ、Ｌ，Ｌ２・・・…ＬＳＩパッケージ。 痢十図 絹ｌ囚 桁乙囚 浦３図 精５函
Claims (1)
- 【特許請求の範囲】 １ 基板底面に多列のリードピンがすべて直角方向に植
設され、リードピンの間隔は所定間隔で二列に配置され
た外部リードを有する電子部品のリード間隔に等しくす
るとともに、基板の平面スペースを上記電子部品の平面
スペースの整数倍とすることを特徴とする電子部品収納
パツケージ。 ２ リードピンのうち、接地用ピンの１部は前記電子部
品で、接地用として使用されるスルーホールパツド位置
に一致させた特許請求の範囲の第１項に記載のパツケー
ジ。 ３ リードピンを基板の周縁にそって１列または２列以
上の多列に配列した特許請求の範囲の第１項に記載のパ
ツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51059118A JPS602776B2 (ja) | 1976-05-24 | 1976-05-24 | 電子部品収納パツケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51059118A JPS602776B2 (ja) | 1976-05-24 | 1976-05-24 | 電子部品収納パツケージ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24140185A Division JPS61105860A (ja) | 1985-10-30 | 1985-10-30 | Ｉｃ又はｌｓｉパツケージの実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52142967A JPS52142967A (en) | 1977-11-29 |
| JPS602776B2 true JPS602776B2 (ja) | 1985-01-23 |
Family
ID=13104068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51059118A Expired JPS602776B2 (ja) | 1976-05-24 | 1976-05-24 | 電子部品収納パツケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS602776B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105860A (ja) * | 1985-10-30 | 1986-05-23 | Hitachi Ltd | Ｉｃ又はｌｓｉパツケージの実装方法 |
-
1976
- 1976-05-24 JP JP51059118A patent/JPS602776B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52142967A (en) | 1977-11-29 |
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