JPS602780B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS602780B2 JPS602780B2 JP56214809A JP21480981A JPS602780B2 JP S602780 B2 JPS602780 B2 JP S602780B2 JP 56214809 A JP56214809 A JP 56214809A JP 21480981 A JP21480981 A JP 21480981A JP S602780 B2 JPS602780 B2 JP S602780B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- layer
- substrate
- semiconductor device
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
- H10W42/25—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons against alpha rays, e.g. for outer space applications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
‘１’発明の技術分野
本発明は半導体装置におけるコンデンサの改良に関し、
例えばダイナミック型半導体メモリセルに用いられる電
荷蓄積用コンデンサの改良に関する。
例えばダイナミック型半導体メモリセルに用いられる電
荷蓄積用コンデンサの改良に関する。
｛２｝ 技術の背景
近年、半導体装置の集積度の向上に伴なつて、情報蓄積
用コンデンサの容量が小さくなって釆ており、半導体装
置のパッケージ材料から放出されるＱ線によって情報が
破壊されるという、いわゆるＱ線によるソフトエラーの
問題が生じて来ている。
用コンデンサの容量が小さくなって釆ており、半導体装
置のパッケージ材料から放出されるＱ線によって情報が
破壊されるという、いわゆるＱ線によるソフトエラーの
問題が生じて来ている。
特に、６必ビット以上のダィナミック型メモＩＪ‘こお
いて、Ｑ線によるソフトエラーの問題が深刻になって来
ており、この問題を解決するための様々な試みがなされ
て来ている。‘３’ 従来技術と問題点 Ｑ線によるソフトエラーの原理を第１図および第２図に
示された従来のダイナミック型メモリセルについて説明
する。
いて、Ｑ線によるソフトエラーの問題が深刻になって来
ており、この問題を解決するための様々な試みがなされ
て来ている。‘３’ 従来技術と問題点 Ｑ線によるソフトエラーの原理を第１図および第２図に
示された従来のダイナミック型メモリセルについて説明
する。
第１図は従釆のダイナミック型メモリセルの構造を示す
断面図である。第１図において、１はＰ型半導体基板、
２は空乏層、３はビット線ＢＬに接続されたＮ十型拡散
層、４は電荷蓄積領域、５はアィソレーション領域、６
は絶縁層、７はワード線ＷＬに接続されたゲート電極、
そして８は電源Ｖｃｃに接続されたキャパシタ−用電極
である。Ｎ＋型拡散層３はトランジスタのドレィンとな
り、電荷蓄積領域４はトランジスタのソースおよびコン
デンサの一方の電極に共用される。第２図は第１図のメ
モリセルの等価回路図である。第２図に示されるように
、トランジスタＴのドレィンはビット線ＢＬに、ゲート
はワ−ド線ＷＬに、ソースはキャパシタＣの一方の電極
に接続されており、コンデンサＣの他方の電極は電源Ｖ
ｃｃに接続されている。電荷蓄積領域４に電子が存在し
ているとき、すなわち、その領域がローポテンシャルの
とき蓄積情報は“０”であり、電荷蓄積領域４に電子が
存在していないとき、すなわちその領域がハイポテンシ
ャルのとき蓄積情報は“１”である。
断面図である。第１図において、１はＰ型半導体基板、
２は空乏層、３はビット線ＢＬに接続されたＮ十型拡散
層、４は電荷蓄積領域、５はアィソレーション領域、６
は絶縁層、７はワード線ＷＬに接続されたゲート電極、
そして８は電源Ｖｃｃに接続されたキャパシタ−用電極
である。Ｎ＋型拡散層３はトランジスタのドレィンとな
り、電荷蓄積領域４はトランジスタのソースおよびコン
デンサの一方の電極に共用される。第２図は第１図のメ
モリセルの等価回路図である。第２図に示されるように
、トランジスタＴのドレィンはビット線ＢＬに、ゲート
はワ−ド線ＷＬに、ソースはキャパシタＣの一方の電極
に接続されており、コンデンサＣの他方の電極は電源Ｖ
ｃｃに接続されている。電荷蓄積領域４に電子が存在し
ているとき、すなわち、その領域がローポテンシャルの
とき蓄積情報は“０”であり、電荷蓄積領域４に電子が
存在していないとき、すなわちその領域がハイポテンシ
ャルのとき蓄積情報は“１”である。
Ｑ線によるソフトエラーが生じるのは、電荷蓄積領域４
に電子が存在していないとき、すなわち蓄積情報が“１
”のときである。
に電子が存在していないとき、すなわち蓄積情報が“１
”のときである。
Ｑ線がメモリ内部に突入すると、空乏層２および半導体
基板１内で進入径路に沿って電子一正孔対が発生する。
基板１内では等電位なので、基板１で発生した電子一正
孔対のうち電子はある拡散係数にしたがって基板内を移
動し、その一部が空乏２に到達する。空乏層２内では、
基板１と接する空乏層下部の方が、絶縁層６と接する空
乏層上部よりポテンシャルが低くなっており、この電界
の傾斜により、空乏層２に入った電子および空乏層中で
発生したＱ線による電子は空乏層上部に移動し、／・ィ
ポテンシャルとなっている電荷蓄積領域４に入ってしま
う。この結果蓄積情報“１”が蓄積情報“０”に変って
しまう。すなわち、ソフトエラーが生じる。第３図は従
来のスタティック型メモリセルの要部を示す回路図であ
る。
基板１内で進入径路に沿って電子一正孔対が発生する。
基板１内では等電位なので、基板１で発生した電子一正
孔対のうち電子はある拡散係数にしたがって基板内を移
動し、その一部が空乏２に到達する。空乏層２内では、
基板１と接する空乏層下部の方が、絶縁層６と接する空
乏層上部よりポテンシャルが低くなっており、この電界
の傾斜により、空乏層２に入った電子および空乏層中で
発生したＱ線による電子は空乏層上部に移動し、／・ィ
ポテンシャルとなっている電荷蓄積領域４に入ってしま
う。この結果蓄積情報“１”が蓄積情報“０”に変って
しまう。すなわち、ソフトエラーが生じる。第３図は従
来のスタティック型メモリセルの要部を示す回路図であ
る。
第３図においてＭＯＳトランジスタＴ，とＴ２が交差結
合されており、Ｒ，，Ｒ２は負荷抵抗、Ｔ３，Ｔ４はト
ランスファーゲートである。このようなスタティック型
メモリセルにおいても、例えば図に点線で示したように
トランジスタＴ，のドレィン領域にＱ線による電子が進
入することにより、トランジスタＴ２の状態が反転する
といったＱ線によるソフトヱラーは生じる。近年、メモ
リの集積度の向上に伴なつて電荷蓄積領域の容量が益々
減少する傾向にあり、Ｑ線によるソフトエラーの問題は
一層深刻になって来ている。
合されており、Ｒ，，Ｒ２は負荷抵抗、Ｔ３，Ｔ４はト
ランスファーゲートである。このようなスタティック型
メモリセルにおいても、例えば図に点線で示したように
トランジスタＴ，のドレィン領域にＱ線による電子が進
入することにより、トランジスタＴ２の状態が反転する
といったＱ線によるソフトヱラーは生じる。近年、メモ
リの集積度の向上に伴なつて電荷蓄積領域の容量が益々
減少する傾向にあり、Ｑ線によるソフトエラーの問題は
一層深刻になって来ている。
Ｑ線はメモリのパッケージの材料であるセラミック等に
含まれるウラン、トリウム、アメリシウム等の放射性物
質から一定の確率で放射され、これがメモリ内部に進入
してソフトエラーを起す。
含まれるウラン、トリウム、アメリシウム等の放射性物
質から一定の確率で放射され、これがメモリ内部に進入
してソフトエラーを起す。
Ｑ線のェネルギは約■Ｍエレクトロンボルトまであり、
このＱ線がメモリに進入することを阻止するために従釆
は、８０ミクロン程度のワニス等の膜でメモリを被覆し
ていた。しかしながら、上記の如き厚い被覆膜を設ける
ことにより、パッケージ内でガスが発生したり、メモリ
内のワイヤがストレスを受けて切断される等諸々の問題
が生ずる。Ｑ線によるソフトエラーは、前述の如く、空
乏層２中のＱ線による電子が／・ィポテンシャル状態の
電荷蓄積領域４に進入することにより生じるので空乏層
２の幅が出来る限り狭い程Ｑ線によるソフトエラーは少
なくなる。このため、従来は基板表面に濃度の濃いＰ型
イオンを注入して空乏層の幅を狭くしたいが、Ｎチャン
ネルＭＯＢトランジスタの基板表面に注入できるＰ型イ
オンの濃度には限界がある。【４’発明の目的本発明の
目的は、前述の従来技術における問題にかんがみ、基板
表面に基板と反対導電型の拡散層を設け、この拡散層を
絶縁層により上下に分割するという構想に基づき、半導
体装置においてＱ線によるソフトエラーの発生を抑制す
ることにある。
このＱ線がメモリに進入することを阻止するために従釆
は、８０ミクロン程度のワニス等の膜でメモリを被覆し
ていた。しかしながら、上記の如き厚い被覆膜を設ける
ことにより、パッケージ内でガスが発生したり、メモリ
内のワイヤがストレスを受けて切断される等諸々の問題
が生ずる。Ｑ線によるソフトエラーは、前述の如く、空
乏層２中のＱ線による電子が／・ィポテンシャル状態の
電荷蓄積領域４に進入することにより生じるので空乏層
２の幅が出来る限り狭い程Ｑ線によるソフトエラーは少
なくなる。このため、従来は基板表面に濃度の濃いＰ型
イオンを注入して空乏層の幅を狭くしたいが、Ｎチャン
ネルＭＯＢトランジスタの基板表面に注入できるＰ型イ
オンの濃度には限界がある。【４’発明の目的本発明の
目的は、前述の従来技術における問題にかんがみ、基板
表面に基板と反対導電型の拡散層を設け、この拡散層を
絶縁層により上下に分割するという構想に基づき、半導
体装置においてＱ線によるソフトエラーの発生を抑制す
ることにある。
｛５１ 発明の構成
上述の目的を達成するための本発明の要旨は、−導電型
の半導体基板、この基板の表面に形成された反対導電型
の拡散層、およびこの拡散層中に形成されており、この
拡散層を上下に分割する第１の絶縁層を具備し、分割さ
れた下側の拡散層は電源に接続されるようにしたことを
特徴とする半導体装置にある。
の半導体基板、この基板の表面に形成された反対導電型
の拡散層、およびこの拡散層中に形成されており、この
拡散層を上下に分割する第１の絶縁層を具備し、分割さ
れた下側の拡散層は電源に接続されるようにしたことを
特徴とする半導体装置にある。
本発明の−態様によれば、上記の半導体装置は分割され
た上側の拡散層は第２の絶縁層を介して電極で覆われて
おり、拡散層に隣接したＭＯＳトランジスタを備えてい
るダイナミック型メモリである。
た上側の拡散層は第２の絶縁層を介して電極で覆われて
おり、拡散層に隣接したＭＯＳトランジスタを備えてい
るダイナミック型メモリである。
（６｝ 発明の実施例
以下、本発明の実施例を図面によって詳述する。
第４図ａは本発明の一実施例による半導体装置の平面図
、第４図ｂは第４図ａのＹ−Ｙ線断面図、第４図ｃは第
４図ａの×−Ｘ線断面図である。
、第４図ｂは第４図ａのＹ−Ｙ線断面図、第４図ｃは第
４図ａの×−Ｘ線断面図である。
第４図ａないしｃにおいて、Ｐ型半導体基板１の表面の
、アィソレーション領域５に狭まれた領域にＮ＋型拡散
層１０が形成されている。Ｎ＋型拡散層１０は例えば隣
イオンを用いて１ないし２ミクロンの深さに形成される
。Ｎ＋型拡散層１０は第４図ｃからわかるように、絶縁
層１１によって上下の２つの層１０，および１０２ に
分割されている。絶縁層１ １はイオンィンプランテー
ションにより酸素を拡散層１０内に所定のェネルギで打
ち込み、拡散層１０の中央部にあるシリコンと化学結合
して形成されたＳｉ０２膜である。絶縁層１１は拡散層
１０内の全体にわたって形成されるのではなく、第４図
ａおよびｂからわかるように、アィソレ−ション領域５
の端部から拡散層１０の内部に延伸しており、拡散層１
０の内部のアィソレーション領域１３で終端している。
分割された拡散層の上側の拡散層１０，の表面は絶縁層
６を介して電極用金属層１２で覆われている。金属層１
２は電源Ｖｃｃに接続される。分割された下側の拡散層
１０２は第４図ｂからわかるようにアィソレーション領
域５とアィソレーション領域１３の間で基板表面におい
て電源Ｖｃｃに接続されている。基板１は負電圧電源Ｖ
８８に接続されている。この構成により、分割された拡
散層の上側の拡散層１０，が電荷蓄積領域となる。より
詳しくは、金属層１２−絶縁層６−上側の拡散層１０，
で第１のコンデンサが形成され、上側の拡散層１０，一
絶縁層１１−下側の拡散層１０２で第２のコンデンサが
形成される。金属層１２および下側拡散層１０２ に電
源電圧Ｖｃｃを印加すると、並列接続された第１および
第２のコンデンサに鰭荷が蓄積される。電源電圧Ｖｃｃ
が正電圧であれば、上側拡散層１０，に電子が蓄積され
ることになる。第４図に示した半導体装置にＱ線が入射
した場合、拡散層１０．，１０２および基板１内で前述
と同様に電子一正孔対が発生する。しかしながら、下側
拡散層１０２ には正の電源電圧Ｖｃｃが印加されてい
るため、その中の電子は電源Ｖｃｃに吸収される。従っ
て、基板１および下側拡散層１０２で発生した電子はソ
フトエラーの障害を起さない。また、上側拡散層１０２
は極めて薄いので、そこで電子一正孔対が発生する量は
極めて小である。さらに、前述の如く、第４図の構成に
よりコンデンサが並列接続されたことと等価なので、同
一面積で従来の２倍の容量のコンデンサが得られること
になり、集積度が向上するという効果も得られる。
、アィソレーション領域５に狭まれた領域にＮ＋型拡散
層１０が形成されている。Ｎ＋型拡散層１０は例えば隣
イオンを用いて１ないし２ミクロンの深さに形成される
。Ｎ＋型拡散層１０は第４図ｃからわかるように、絶縁
層１１によって上下の２つの層１０，および１０２ に
分割されている。絶縁層１ １はイオンィンプランテー
ションにより酸素を拡散層１０内に所定のェネルギで打
ち込み、拡散層１０の中央部にあるシリコンと化学結合
して形成されたＳｉ０２膜である。絶縁層１１は拡散層
１０内の全体にわたって形成されるのではなく、第４図
ａおよびｂからわかるように、アィソレ−ション領域５
の端部から拡散層１０の内部に延伸しており、拡散層１
０の内部のアィソレーション領域１３で終端している。
分割された拡散層の上側の拡散層１０，の表面は絶縁層
６を介して電極用金属層１２で覆われている。金属層１
２は電源Ｖｃｃに接続される。分割された下側の拡散層
１０２は第４図ｂからわかるようにアィソレーション領
域５とアィソレーション領域１３の間で基板表面におい
て電源Ｖｃｃに接続されている。基板１は負電圧電源Ｖ
８８に接続されている。この構成により、分割された拡
散層の上側の拡散層１０，が電荷蓄積領域となる。より
詳しくは、金属層１２−絶縁層６−上側の拡散層１０，
で第１のコンデンサが形成され、上側の拡散層１０，一
絶縁層１１−下側の拡散層１０２で第２のコンデンサが
形成される。金属層１２および下側拡散層１０２ に電
源電圧Ｖｃｃを印加すると、並列接続された第１および
第２のコンデンサに鰭荷が蓄積される。電源電圧Ｖｃｃ
が正電圧であれば、上側拡散層１０，に電子が蓄積され
ることになる。第４図に示した半導体装置にＱ線が入射
した場合、拡散層１０．，１０２および基板１内で前述
と同様に電子一正孔対が発生する。しかしながら、下側
拡散層１０２ には正の電源電圧Ｖｃｃが印加されてい
るため、その中の電子は電源Ｖｃｃに吸収される。従っ
て、基板１および下側拡散層１０２で発生した電子はソ
フトエラーの障害を起さない。また、上側拡散層１０２
は極めて薄いので、そこで電子一正孔対が発生する量は
極めて小である。さらに、前述の如く、第４図の構成に
よりコンデンサが並列接続されたことと等価なので、同
一面積で従来の２倍の容量のコンデンサが得られること
になり、集積度が向上するという効果も得られる。
第５図は本発明の他の実施例による半導体装置の構造を
示す断面図である。
示す断面図である。
第５図は第１図の従来のダイナミック型メモリセルに対
応するものであり、第１図の電荷蓄積領域４に替えて、
第５図においては第４図に示したコンデンサを設けた。
第５図においては第４図ｃに相当するコンデンサの断面
が示されている。ＭＯＳトランジスタの構成は第１図と
同様であり説明を省略する。第５図の半導体装置におい
ても、下側拡散層１０２内のＱ線により発生した電子が
ソフトエラー障害を起さないこと、および上側拡散層１
０，における電子一正孔体の発生の確率が極めて小であ
ることは容易に理解される。
応するものであり、第１図の電荷蓄積領域４に替えて、
第５図においては第４図に示したコンデンサを設けた。
第５図においては第４図ｃに相当するコンデンサの断面
が示されている。ＭＯＳトランジスタの構成は第１図と
同様であり説明を省略する。第５図の半導体装置におい
ても、下側拡散層１０２内のＱ線により発生した電子が
ソフトエラー障害を起さないこと、および上側拡散層１
０，における電子一正孔体の発生の確率が極めて小であ
ることは容易に理解される。
また、コンデンサ容量が従釆の倍となっており集積度の
向上が図れることも第４図の装置と同様である。さらに
、第５図の構成による付随的効果として、鰭荷蓄積領域
となる上側拡散層１０，が空乏層２と接する面積が従来
装置と比べて非常に少なくなっているため、リーク電流
が少なくなり、その結果ダイナミック型メモリセルに必
要なりフレッシュタイムが短縮されるという効果も得ら
れる。‘７｝ 発明の効果 以上説明したように、本発明によれば、基板表面に基板
と反対導電型の拡散層を設け、この拡散層を絶縁層によ
り上下に分割したことにより、半導体装置において、Ｑ
線によるソフトエラーの発生が抑制されるばかりか、単
位面積当りの半導体容量が増大するため集積度の向上を
図ることができ、さらにダイナミック型メモリセルに適
用した場合、ＰＮ接合面積が小さくなる為リフレッシュ
時間が短縮されるという効果も得られる。
向上が図れることも第４図の装置と同様である。さらに
、第５図の構成による付随的効果として、鰭荷蓄積領域
となる上側拡散層１０，が空乏層２と接する面積が従来
装置と比べて非常に少なくなっているため、リーク電流
が少なくなり、その結果ダイナミック型メモリセルに必
要なりフレッシュタイムが短縮されるという効果も得ら
れる。‘７｝ 発明の効果 以上説明したように、本発明によれば、基板表面に基板
と反対導電型の拡散層を設け、この拡散層を絶縁層によ
り上下に分割したことにより、半導体装置において、Ｑ
線によるソフトエラーの発生が抑制されるばかりか、単
位面積当りの半導体容量が増大するため集積度の向上を
図ることができ、さらにダイナミック型メモリセルに適
用した場合、ＰＮ接合面積が小さくなる為リフレッシュ
時間が短縮されるという効果も得られる。
なお、本発明は前述の実施例に限定されるものではなく
、種々の変形が可能である。
、種々の変形が可能である。
例えばスタティック型メモリについても同機に本発明を
適用することが可能である。
適用することが可能である。
第１図は従来のダイナミック型メモリセルの構造を示す
断面図、第２図は第１図のメモリセルの等価回路図、第
３図は従来のスタティック型メモリセルの要部回路図、
第４図ａは本発明の一実施例による半導体装置の平面図
、第４図ｂは第４図ａのＹ‐Ｙ線断面図、第４図ｃは第
４図ａのＸ−Ｘ線断面図、そして第５図は本発明の他の
実施例による半導体装置の構造を示す断面図である。 図において、１は半導体基板、２は空乏層、５はアィソ
レーション領域、６は絶縁層、１０，は上側の拡散層、
１０２は下側の拡散層、１１は絶縁層、１２は金属層、
１３はァィソレーション領域をそれぞれ示す。第１図 第２図 第３図 第４図 第５図
断面図、第２図は第１図のメモリセルの等価回路図、第
３図は従来のスタティック型メモリセルの要部回路図、
第４図ａは本発明の一実施例による半導体装置の平面図
、第４図ｂは第４図ａのＹ‐Ｙ線断面図、第４図ｃは第
４図ａのＸ−Ｘ線断面図、そして第５図は本発明の他の
実施例による半導体装置の構造を示す断面図である。 図において、１は半導体基板、２は空乏層、５はアィソ
レーション領域、６は絶縁層、１０，は上側の拡散層、
１０２は下側の拡散層、１１は絶縁層、１２は金属層、
１３はァィソレーション領域をそれぞれ示す。第１図 第２図 第３図 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １ 一導電型の半導体基板、該基板の表面に形成された
反対導電型の拡散層、および該拡散層中に形成されてお
り、該拡散層を上下に分割する第１の絶縁層を具備し、
該分割された下側の拡散層は電源に接続されるようにし
たことを特徴とする半導体装置。 ２ 該分割された上側の拡散層は第２の絶縁層を介して
電極で覆われており、該拡散層に隣接したＭＯＳトラン
ジスタを備えてなる特許請求の範囲第１項記載の半導体
装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214809A JPS602780B2 (ja) | 1981-12-29 | 1981-12-29 | 半導体装置 |
| DE8282306891T DE3274508D1 (en) | 1981-12-29 | 1982-12-23 | A semiconductor device which prevents soft errors |
| EP82306891A EP0083210B1 (en) | 1981-12-29 | 1982-12-23 | A semiconductor device which prevents soft errors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214809A JPS602780B2 (ja) | 1981-12-29 | 1981-12-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125863A JPS58125863A (ja) | 1983-07-27 |
| JPS602780B2 true JPS602780B2 (ja) | 1985-01-23 |
Family
ID=16661876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214809A Expired JPS602780B2 (ja) | 1981-12-29 | 1981-12-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0083210B1 (ja) |
| JP (1) | JPS602780B2 (ja) |
| DE (1) | DE3274508D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USH569H (en) | 1984-09-28 | 1989-01-03 | Motorola Inc. | Charge storage depletion region discharge protection |
| FR2667442B1 (fr) * | 1989-10-23 | 1995-02-10 | Commissariat Energie Atomique | Semi-conducteurs pour composants microelectroniques a haute resistance contre les radiations ionisantes. |
| JPH0821691B2 (ja) * | 1990-11-26 | 1996-03-04 | 三菱電機株式会社 | 半導体メモリセル |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619676A (en) * | 1979-07-26 | 1981-02-24 | Fujitsu Ltd | Semiconductor device |
| JPS5670657A (en) * | 1979-11-14 | 1981-06-12 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory device |
| EP0030856B1 (en) * | 1979-12-13 | 1984-03-21 | Fujitsu Limited | Charge-pumping semiconductor memory cell comprising a charge-storage region and memory device using such a cell |
-
1981
- 1981-12-29 JP JP56214809A patent/JPS602780B2/ja not_active Expired
-
1982
- 1982-12-23 DE DE8282306891T patent/DE3274508D1/de not_active Expired
- 1982-12-23 EP EP82306891A patent/EP0083210B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0083210A3 (en) | 1983-12-07 |
| EP0083210B1 (en) | 1986-11-26 |
| DE3274508D1 (en) | 1987-01-15 |
| JPS58125863A (ja) | 1983-07-27 |
| EP0083210A2 (en) | 1983-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6252281B1 (en) | Semiconductor device having an SOI substrate | |
| US5281842A (en) | Dynamic random access memory with isolated well structure | |
| JP2559360B2 (ja) | 半導体メモリ装置 | |
| JPS6136965A (ja) | 半導体メモリ装置 | |
| EP0032695B1 (en) | Semiconductor memory device | |
| US4833645A (en) | Semiconductor memory device having improved resistance to alpha particle induced soft errors | |
| JP2634163B2 (ja) | 半導体記憶装置 | |
| JPH0150114B2 (ja) | ||
| KR930009127B1 (ko) | 스택형캐패시터를구비하는반도체메모리장치 | |
| JPS6050066B2 (ja) | Ｍｏｓ半導体集積回路装置 | |
| JPS6262065B2 (ja) | ||
| US5917247A (en) | Static type memory cell structure with parasitic capacitor | |
| JPS602780B2 (ja) | 半導体装置 | |
| US4702796A (en) | Method for fabricting a semiconductor device | |
| US4152779A (en) | MOS ram cell having improved refresh time | |
| JPS61199657A (ja) | 半導体記憶装置 | |
| JPS5818961A (ja) | 集積半導体メモリのα線感応性低減装置 | |
| US20060102965A1 (en) | Semiconductor device | |
| KR900002915B1 (ko) | 반도체 기억 장치 | |
| KR900002887B1 (ko) | 반도체 기억장치 | |
| JPS62141758A (ja) | 半導体記憶装置 | |
| JPS6349390B2 (ja) | ||
| JPS60113462A (ja) | 半導体記憶装置 | |
| JPS60182761A (ja) | 半導体記憶装置 | |
| JPS63200561A (ja) | 半導体ダイナミツクランダムアクセスメモリ |