JPS60182761A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60182761A JPS60182761A JP59037830A JP3783084A JPS60182761A JP S60182761 A JPS60182761 A JP S60182761A JP 59037830 A JP59037830 A JP 59037830A JP 3783084 A JP3783084 A JP 3783084A JP S60182761 A JPS60182761 A JP S60182761A
- Authority
- JP
- Japan
- Prior art keywords
- well
- semiconductor substrate
- memory cell
- region
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）９発明の技術分野
本発明は大規模集積回路特にソフト・エラー防止のため
のウェルを有する高集積半導体記憶装置の構造に関する
。
のウェルを有する高集積半導体記憶装置の構造に関する
。
（ｂ）、技術の背景
高集積半導体記憶装置においては、外部より飛来するα
線、パッケージまたは配線材料に含まれる微量の放射性
元素より放射されるα線により記憶情報が喪失される、
所謂ソフト・エラーが障害になっている。
線、パッケージまたは配線材料に含まれる微量の放射性
元素より放射されるα線により記憶情報が喪失される、
所謂ソフト・エラーが障害になっている。
特にＭＯＳ型のダイナミック・ランダム・アクセス・メ
モリはα線の影響を受けやすく、そのためメモリ・セル
・アレイを半導体基板と同一導電型を有する高濃度のウ
ェル内に形成することが行われている。
モリはα線の影響を受けやすく、そのためメモリ・セル
・アレイを半導体基板と同一導電型を有する高濃度のウ
ェル内に形成することが行われている。
第１図に１トランジスタ、１キヤパシタのメモリ・セル
の回路図を示す。図においてトランジスタＱはトランス
ファ・ゲートＭＯ３−ＦＥＴ （フィールド・エフェク
ト・トランジスタ）、キャパシタＣは情報を記憶する電
荷蓄積容量、ＷＬはワード線、ＢＬはピント線を表す。
の回路図を示す。図においてトランジスタＱはトランス
ファ・ゲートＭＯ３−ＦＥＴ （フィールド・エフェク
ト・トランジスタ）、キャパシタＣは情報を記憶する電
荷蓄積容量、ＷＬはワード線、ＢＬはピント線を表す。
図において、ＢＬにはＶｓｓ（ＯＶ）あるいは電源電圧
Ｖｃｃ（５Ｖ）がかかり、ＦＥＴのしきい値電圧をｖｔ
ｈとすると、ＷＬにはＶｃｃ＋Ｖｔｈ以上の電圧が要求
される。ｖｔｈはゲート直下の半導体基板濃度が上がる
程、大きくなりＷＬの駆動が大変となる。
Ｖｃｃ（５Ｖ）がかかり、ＦＥＴのしきい値電圧をｖｔ
ｈとすると、ＷＬにはＶｃｃ＋Ｖｔｈ以上の電圧が要求
される。ｖｔｈはゲート直下の半導体基板濃度が上がる
程、大きくなりＷＬの駆動が大変となる。
半導体基板の不純物濃度が低い場合は、メモリ・セル内
に生じる空乏層の幅は大きく、ここにα線が入射して生
成した電子−正孔対の内、電子はメモリ・セルの中に引
き込まれ、正孔はメモリ・セルの外にはき出される（一
般に使用されているｎ−チャンネル７１０５−ＦＥＴの
場合）。メモリ・セルの中に引き込まれた電子が電荷蓄
積容量の電極間にかかる電圧を低下させ、電荷が蓄積さ
れた状態に相当する“１”のレベルを破壊する。そのた
めメモリ・セル部の不純物濃度を上げ空乏層を薄くして
α線の影響を少なくしている。
に生じる空乏層の幅は大きく、ここにα線が入射して生
成した電子−正孔対の内、電子はメモリ・セルの中に引
き込まれ、正孔はメモリ・セルの外にはき出される（一
般に使用されているｎ−チャンネル７１０５−ＦＥＴの
場合）。メモリ・セルの中に引き込まれた電子が電荷蓄
積容量の電極間にかかる電圧を低下させ、電荷が蓄積さ
れた状態に相当する“１”のレベルを破壊する。そのた
めメモリ・セル部の不純物濃度を上げ空乏層を薄くして
α線の影響を少なくしている。
一般に集積回路を構成する前記ＭＯ３−ＦＥＴ等を含む
ＭＯ３素子間分離には通常フィールド酸化領域とチャン
ネル・カット領域が用いられ、いづれも隣接する素子間
に設けられる。隣接する２つの素子のソースまたはドレ
イン領域の内分雌部に近い方の領域と分離部を覆う酸化
膜を介して導電膜が形成されるため、分離部に寄生のＭ
Ｏ３素子が構成される。フィールド酸化領域は寄生素子
のゲート酸化膜を厚くし、そのしきい値電圧を大きくし
て分離部の導通を防止する。またチャンネル・カット領
域は半導体基板と同型の不純物を濃く導入して形成され
るため、寄生素子のゲート酸化膜の下に生成するチャン
ネルの形成を阻止し、従って分離部の導通を防止する。
ＭＯ３素子間分離には通常フィールド酸化領域とチャン
ネル・カット領域が用いられ、いづれも隣接する素子間
に設けられる。隣接する２つの素子のソースまたはドレ
イン領域の内分雌部に近い方の領域と分離部を覆う酸化
膜を介して導電膜が形成されるため、分離部に寄生のＭ
Ｏ３素子が構成される。フィールド酸化領域は寄生素子
のゲート酸化膜を厚くし、そのしきい値電圧を大きくし
て分離部の導通を防止する。またチャンネル・カット領
域は半導体基板と同型の不純物を濃く導入して形成され
るため、寄生素子のゲート酸化膜の下に生成するチャン
ネルの形成を阻止し、従って分離部の導通を防止する。
（Ｃ）、従来技術と問題点
半導体記憶装置の高集積化に伴い、メモリ・セルを構成
するトランスファ・ゲートＭＯ３−ＦＥＴのチャンネル
幅Ｗは２μｍ以下と極めて狭くなり、素子間分離用のチ
ャンネル・カット領域形成のための不純物がＦＥＴのゲ
ート領域まで導入されてＦＥＴのしきい値電圧が上昇す
る所謂ナロウ・チャンネル効果を生ずる。
するトランスファ・ゲートＭＯ３−ＦＥＴのチャンネル
幅Ｗは２μｍ以下と極めて狭くなり、素子間分離用のチ
ャンネル・カット領域形成のための不純物がＦＥＴのゲ
ート領域まで導入されてＦＥＴのしきい値電圧が上昇す
る所謂ナロウ・チャンネル効果を生ずる。
第２図は高集積半導体記憶装置のメモリ・セルの従来例
を示す平面図とＡ−Ｂで切った断面図である。２１は半
導体基板、２２はウェル、２３はチャンネル・カット領
域、２４はフィールド酸化領域、２５はゲート酸化膜、
２６はＦＥＴのゲートを構成するワード線、２７は電荷
蓄積容量Ｃの対向電極を示す。なお図中Ｓはソース、Ｄ
はドレイン、Ｗはチャンネル幅を表す。
を示す平面図とＡ−Ｂで切った断面図である。２１は半
導体基板、２２はウェル、２３はチャンネル・カット領
域、２４はフィールド酸化領域、２５はゲート酸化膜、
２６はＦＥＴのゲートを構成するワード線、２７は電荷
蓄積容量Ｃの対向電極を示す。なお図中Ｓはソース、Ｄ
はドレイン、Ｗはチャンネル幅を表す。
半導体基板２１として不純物濃度Ｉ Ｘ １０１５ｃｍ
−３のｐ−型の珪素基板を用い、メモリ・セル部に厚さ
１μｍ、不純物濃度５ Ｘ’１０１５ｃｍ−３のウェル
２２を形成する。
−３のｐ−型の珪素基板を用い、メモリ・セル部に厚さ
１μｍ、不純物濃度５ Ｘ’１０１５ｃｍ−３のウェル
２２を形成する。
つぎに、フィールド酸化のマスクに使用する耐酸化膜の
パターンを形成した状態で、これを注入マスクとして用
いてチャンネル・カット用のイオン注入を行う。この後
フィールド酸化の熱処理工程を経て最終的に、厚さ４０
００人、不純物濃度Ｉ Ｘ １０１６ｃｍ−３のチャン
ネル・カット領域２３を形成する。チャンネル幅が狭い
場合は、チャンネル・カット領域２３を形成するために
４大された不純物は左右より横方向に拡がり点線で示さ
れるように重なり合い、その結果として合成された不純
物導入領域が実線で示されている。
パターンを形成した状態で、これを注入マスクとして用
いてチャンネル・カット用のイオン注入を行う。この後
フィールド酸化の熱処理工程を経て最終的に、厚さ４０
００人、不純物濃度Ｉ Ｘ １０１６ｃｍ−３のチャン
ネル・カット領域２３を形成する。チャンネル幅が狭い
場合は、チャンネル・カット領域２３を形成するために
４大された不純物は左右より横方向に拡がり点線で示さ
れるように重なり合い、その結果として合成された不純
物導入領域が実線で示されている。
つぎに厚さ３０００人のフィールド酸化領域２４を形成
する。
する。
つぎに半導体基板上に順次、厚さ４００人のゲート酸化
膜２５、厚さ３０００人の多結晶珪素層よりなるワード
線（ゲート）２６を被着し、ワード線２６のパターニン
グを行う。
膜２５、厚さ３０００人の多結晶珪素層よりなるワード
線（ゲート）２６を被着し、ワード線２６のパターニン
グを行う。
このようにメモリ・セルを高濃度のウェル内に形成する
と、ナロウ・チャンネル効果に加えて、さらにしきい値
電圧を上昇させる。このためウェルの濃度をあまり高（
できず、従ってソフト・エラ一対策も十分なものではな
かった。
と、ナロウ・チャンネル効果に加えて、さらにしきい値
電圧を上昇させる。このためウェルの濃度をあまり高（
できず、従ってソフト・エラ一対策も十分なものではな
かった。
（ｄ）０発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
メモリ・セル内の素子間分離を完全に行い、かつソフト
・エラ一対策効果の大きい半導体記憶装置を提供するこ
とにある。
メモリ・セル内の素子間分離を完全に行い、かつソフト
・エラ一対策効果の大きい半導体記憶装置を提供するこ
とにある。
（ｅ）９発明の構成
上記の目的は本発明によれば、半導体基板に、該半導体
基板と同一導電型を有し且つより高濃度のウェルを形成
し、メモリ・セル複数を該ウェル内に配設し、且つ該メ
モリ・セル間の素子間分離をフィールド絶縁膜と該ウェ
ルにより行い、周辺回路用の素子をウェル外に配設し、
且つ該周辺回路素子間の素子間分離をフィールド絶縁膜
とチャンネル・カット領域により行ったことを特徴とす
る半導体記憶装置を提供することにある。
基板と同一導電型を有し且つより高濃度のウェルを形成
し、メモリ・セル複数を該ウェル内に配設し、且つ該メ
モリ・セル間の素子間分離をフィールド絶縁膜と該ウェ
ルにより行い、周辺回路用の素子をウェル外に配設し、
且つ該周辺回路素子間の素子間分離をフィールド絶縁膜
とチャンネル・カット領域により行ったことを特徴とす
る半導体記憶装置を提供することにある。
本発明においては、ウェル内のメモリ・セル・アレイに
はチャンネル・カッ１−領域を形成しない。
はチャンネル・カッ１−領域を形成しない。
ウェルの濃度が十分高いので、ウェル自身がチャンネル
・カットの働きをするので、素子間分離はフィールド酸
化領域だけでよい。またビット線に接続されるメモリ・
セルの電荷蓄積容量の電極にかかる電圧は高々Ｖｃｃ
であるため、メモリ・セル以外のＭ ＯＳ −Ｆ Ｅ
Ｔ等通常のチャンネル・カット領域のように高濃度であ
′る必要はない。従って前記のナロウ・チャンネル効果
を生じないため、ウェル濃度を上げ、ソフト・エラ一対
策を確実にできる。
・カットの働きをするので、素子間分離はフィールド酸
化領域だけでよい。またビット線に接続されるメモリ・
セルの電荷蓄積容量の電極にかかる電圧は高々Ｖｃｃ
であるため、メモリ・セル以外のＭ ＯＳ −Ｆ Ｅ
Ｔ等通常のチャンネル・カット領域のように高濃度であ
′る必要はない。従って前記のナロウ・チャンネル効果
を生じないため、ウェル濃度を上げ、ソフト・エラ一対
策を確実にできる。
（ｆ）０発明の実施例
第３図は本発明の実施例を示す半導体基板の平面図であ
る。図において３１は半導体チップ、３２はメモリ・セ
ル・アレイ、３３はウェル、３４は周辺回路部を示す。
る。図において３１は半導体チップ、３２はメモリ・セ
ル・アレイ、３３はウェル、３４は周辺回路部を示す。
周辺回路部３４はアドレス・バッファ、人出力制御回路
、ワード線の駆動回路、センス・アンプ。
、ワード線の駆動回路、センス・アンプ。
各種クロック信号先住回路等よりなる。
第４図は実施例を工程順に示す半導体基板の平面図であ
る。図において４１は半導体基板、４２ばレジスト、４
３ばウェル、４４は二酸化珪素膜、４５は窒化珪素膜、
４６はレジスト、４７はチャンネル・力・７ト領域、４
８はフィールド酸化領域、４９はゲート酸化膜、５０は
ゲートを示す。図は同一半導体基板」二において、左側
は周辺回路部、右側はメモリ・セル部を示す。
る。図において４１は半導体基板、４２ばレジスト、４
３ばウェル、４４は二酸化珪素膜、４５は窒化珪素膜、
４６はレジスト、４７はチャンネル・力・７ト領域、４
８はフィールド酸化領域、４９はゲート酸化膜、５０は
ゲートを示す。図は同一半導体基板」二において、左側
は周辺回路部、右側はメモリ・セル部を示す。
第４図（ａ）において、半導体基板４１として不純物濃
度Ｉ Ｘ １０ ｌ５ｃｍ−３のｐ−型の珪素基板を用
い、その周辺回路部上にレジスト４２を被着して、これ
をマスクにして半導体基板にボロン・イオンＢ＋を打ち
込み、メモリ・セル部に厚さ１μｍ、不純物濃度Ｉ Ｘ
１０１６ｃｍ−３のウェル４３を形成する。
度Ｉ Ｘ １０ ｌ５ｃｍ−３のｐ−型の珪素基板を用
い、その周辺回路部上にレジスト４２を被着して、これ
をマスクにして半導体基板にボロン・イオンＢ＋を打ち
込み、メモリ・セル部に厚さ１μｍ、不純物濃度Ｉ Ｘ
１０１６ｃｍ−３のウェル４３を形成する。
第４図ｆｂ）において、レジスト４２を除去し、半導体
基板上に順次、厚さ５００人の二酸化珪素膜４４、厚さ
２０００人の窒化珪素膜４５を被着し、通常のりソゲラ
フイエ程により、素子形成部上のこれらの膜を残す。
基板上に順次、厚さ５００人の二酸化珪素膜４４、厚さ
２０００人の窒化珪素膜４５を被着し、通常のりソゲラ
フイエ程により、素子形成部上のこれらの膜を残す。
第４図（Ｃ１において、レジスト４６でメモリ・セル部
を覆い、これと前記窒化珪素膜４５のパターンとをマス
クにして半導体基板にボロン・イオンＢ＋を打ち込み、
周辺回路部に厚さ１μｍ、不純物濃度Ｉ Ｘ １０１６
ｃｍ””のチャンネル・カット領域４７を形成する。
を覆い、これと前記窒化珪素膜４５のパターンとをマス
クにして半導体基板にボロン・イオンＢ＋を打ち込み、
周辺回路部に厚さ１μｍ、不純物濃度Ｉ Ｘ １０１６
ｃｍ””のチャンネル・カット領域４７を形成する。
第４図（ｄｌにおいて、レジスト４６を除去し、珪素基
板を表出し、周辺部とメモリ・セル部の両方に厚さ３０
００人のフィールド酸化領域４８を形成する。この場合
チャンネル幅は周辺部で６〜１００μｍ、メモリ・セル
部で２μｍ以下である。
板を表出し、周辺部とメモリ・セル部の両方に厚さ３０
００人のフィールド酸化領域４８を形成する。この場合
チャンネル幅は周辺部で６〜１００μｍ、メモリ・セル
部で２μｍ以下である。
図はフィールド酸化後、素子形成部上に残った二酸化珪
素■り４４、窒化珪素膜４５を除去しした状態を示す。
素■り４４、窒化珪素膜４５を除去しした状態を示す。
第４図（ｅｌにおいて、半導体基板の素子形成部表面に
順次、厚さ４００人のゲート酸化膜４９、厚さ３０００
人のゲート用多結晶珪素層５ｏを被着し、ゲート電極形
状にパターニングを行う。
順次、厚さ４００人のゲート酸化膜４９、厚さ３０００
人のゲート用多結晶珪素層５ｏを被着し、ゲート電極形
状にパターニングを行う。
以上で、本発明に係る主要工程を終わり、この後は通常
の工程により半導体記憶装置を完成させる。
の工程により半導体記憶装置を完成させる。
Ｊｌ（ｇ＋、発明の効果
以上詳細に説明したように本発明によれば、メモリ・セ
ル内の素子間分離を完全に行い、かつソフト・エラ一対
策効果の大きい半導体記憶装置を提供することができる
。
ル内の素子間分離を完全に行い、かつソフト・エラ一対
策効果の大きい半導体記憶装置を提供することができる
。
第１図は１トランジスタ、１キヤパシタのメモリ・セル
の回路図、第２図は高集積半導体記憶装置のメモリ・セ
ルの槌来例を示す平面図とＡ−Ｂで切った断面図、第３
図は本発明の実施例を示す半導体基板の平面図、第４図
は実施例を工程順に示す半導体基板の平面図である。 図において２１は半導体基板、２２はウェル、２３はチ
ャンネル・カット領域、２４はフィールド酸化領域、２
５はゲート酸化膜、２６はワード線、２７ば電荷蓄積容
量の対向電極、３１は半導体チップ、３２はメモリ・セ
ル・アレイ、３３はウェル、３４は周辺回路部、４１ば
半導体基板、４２はレジスト、４３はウェル、４４は二
酸化珪素膜、４５は窒化珪素膜、４６はレジスト、４７
はチャンネル・カット領域、４８はフィールド酸化領域
、４９はゲート酸化膜、５０はゲートを示す。 第２図 （ｉｔ）
の回路図、第２図は高集積半導体記憶装置のメモリ・セ
ルの槌来例を示す平面図とＡ−Ｂで切った断面図、第３
図は本発明の実施例を示す半導体基板の平面図、第４図
は実施例を工程順に示す半導体基板の平面図である。 図において２１は半導体基板、２２はウェル、２３はチ
ャンネル・カット領域、２４はフィールド酸化領域、２
５はゲート酸化膜、２６はワード線、２７ば電荷蓄積容
量の対向電極、３１は半導体チップ、３２はメモリ・セ
ル・アレイ、３３はウェル、３４は周辺回路部、４１ば
半導体基板、４２はレジスト、４３はウェル、４４は二
酸化珪素膜、４５は窒化珪素膜、４６はレジスト、４７
はチャンネル・カット領域、４８はフィールド酸化領域
、４９はゲート酸化膜、５０はゲートを示す。 第２図 （ｉｔ）
Claims (1)
- 半導体基板に、該半導体基板と同一導電型を有し且つよ
り高濃度のウェルを形成し、メモリ・セル複数を該ウェ
ル内に配設し、且つ該メモリ・セル間の素子間分離をフ
ィールド絶縁膜と該ウェルにより行い、周辺回路用の素
子をウェル外に配設し、且つ該周辺回路素子間の素子間
分離をフィールド絶縁膜とチャンネル・カット領域によ
り行ったことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037830A JPS60182761A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59037830A JPS60182761A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182761A true JPS60182761A (ja) | 1985-09-18 |
| JPH0574229B2 JPH0574229B2 (ja) | 1993-10-18 |
Family
ID=12508442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59037830A Granted JPS60182761A (ja) | 1984-02-29 | 1984-02-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182761A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298161A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160463A (en) * | 1979-06-01 | 1980-12-13 | Fujitsu Ltd | Semiconductor memory device |
-
1984
- 1984-02-29 JP JP59037830A patent/JPS60182761A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160463A (en) * | 1979-06-01 | 1980-12-13 | Fujitsu Ltd | Semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298161A (ja) * | 1986-06-18 | 1987-12-25 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574229B2 (ja) | 1993-10-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |