JPS6028013B2 - マイクロプログラム制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理装置に於けるマイクロプログラム
制御装置に関するもので、特に、データおよび制御情報
のパターン判別のためのブランチ制御方式に関するもの
である。

データ処理装置に於けるマイクロプログラム制御装置で
は、通常８ビットから構成されるバイト単位のデータを
処理し、１バイトにて表現される２５６重りのパターン
の中から複数個の特定パターンを判別する必要が度々あ
る。

キーボード／ＣＲＴディスプレイを例にとると、キーボ
ード上にはデータキーと称し、オペレータが打けんした
データをディスプレイ画面上に表示するものと、それ以
外に画面およびカーソル（画面上に存在し、次にデータ
・キーを打けん入力する位置を示す指標）を制御するた
めの次に示す機能キーが存在する。

・ カーソル右移動キー、左移動キー、上移動キー、下
移動キー、フィールドスキップキー、フィールド逆スキ
ップキー、フィールドクリアキー、画面クリアキー、打
けん入力終了キー、その他。

キーボード／ＣＲＴディスプレイを制御するマイクロプ
ログラムは、オペレータが打けんするデー夕を１バイト
毎、データキーか上記の機能キーのいづれかを判別し、
各々に対する制御を行なわねばならない。

通信制御装置を制御するマイクロプログラムの場合は、
１バイト毎に入力されるデータの中から、以下の制御コ
ードを判別し、各々に対する処理を行なわねばならない
。

・ ＳＹＮ，ＳＯＨ，ＳＴＸ，ＥＴＢ，ＥＴＸ，ＥＯＴ
，ＥＮＱ，ＡＣＫ，ＮＡＫ，ＤＬＥ、その他。

また他の入出力装置では、ＥＳＣシーケンスと称し、Ｅ
ＳＣコードに続くデータのパターンにより制御情報が与
えられるものがあり、これを制御するマイクロプログラ
ムは、ＥＳＣコードを検出したらそれに続くパターンを
判別し、対応する制御を行なわねばならない。従来のマ
イクロプログラム制御装置では、この様にバイトにて表
現されるパターンの中から複数個の特定パターンを判別
する手段として、第１図ａに示すように、２５財固のブ
ランチ・マイクロ命令から構成されるブランチ・テーブ
ルを用意し１バイトの情報で多分岐を行なうか、第１図
ｂに示すようにデータと特定パターンＱ，〜Ｑｎとの比
較命令と、そのステータスを調べて等しいかどうかとの
判別命令との組合せで判別する手段が一般的である。

前者の場合、データによる多分岐命令とブランチ命令の
２つの命令を関行することにより以後の処理命令の関行
にうつるため判別時間は２命令分ですみ遠い。しかし、
パターンが２５６ある場合には２５針固のブランチマイ
クロ命令を記憶するブランチテーブルを必要とする。ま
た、後者の場合には、パターンＱ，〜Ｑｎのｎ個のパタ
ーンに対し、各パターンあたり２命令であるので、加命
令を記憶したマイクロプログラム記憶装置でよく、ｎ＜
２５６のため少ない記憶容量ですむしかし、データがパ
ターンは，のときは２命令分の実行ですむが、パターン
Ｑｎのときには沙命令を実行する必要があり、特定パタ
ーンのときは平均ｎ命令を実行する必要があるが、デー
タがパターンＱ，〜Ｑｎでない場合には当然か命令を実
行後に初めて、パターンＱ，〜Ｑｎでないということが
判明するため多くの判別時間を必要とする。上記に例示
した入出力装置を複数台、低速なものも、より高速なも
のも混在して制御しなければならない小型コンピュータ
では、マイクロプログラム記憶装置の容量を綾少させる
とともに、ある程度の高速性も要求されることから、第
１図ａ，ｂに示した手段の各々の長所を合わせもったパ
ターンの判別手段が好ましい。従って、本発明の目的は
、データおよび制御情報のパターン判別に際し、マイク
ロプログラム制御装置の容量を比較的少なく、且つ少な
いマイクロステップで比較的遠くパターン判別を行なう
手段を有する改良されたマイクロプ。

グラム制御装置を提供することにある。０１ 本発明で
は、マイクロ命令を収容するマイクロプログラム記憶装
置と、上記マイクロプログラム記憶装置のアドレスを与
えるマイクロシーケンスレジスタとを有するマイクロプ
ログラム制御装置に於いて、パターン判別の対象データ
を収容するデータレジスタと、上記データレジスタから
アドレス情報の一部又は全てが与えられる制御記憶装置
を設け、上記制御記憶装遭には、Ｑ，〜Ｑｎの判別パタ
ーンに対応する番地には、ブランチを指示するマイクロ
指令を、Ｑ，〜Ｑｎ以外のパターンに対応する番地には
、ブランチを行なわないよう指示するマイクロ指令を記
録させる。

更に、上記マイクロ命令の中の特定なマイクロ命令（パ
ターン判別ブランチ命令と称する）を検出すると、上記
制御記憶装置から、上記デ−タレジスタの内容に対応す
るマイクロ指令を読み出し、その指令により上記マイク
ロシーケンスレジスタに対してブランチを行なうか、行
なわないかの制御を行なうブランチ制御回路を設けるこ
とにより、第２図のａに示すマイクロプログラムのフロ
ーの様に、パターン判別のステップが少なく、且つ、マ
イクロプログラム記憶装置の有効利用を図ったマイクロ
プログラム制御装置が得られる。第２図ａのフローを詳
細に説明する。

テスト対象のデータをデータレジスタにセット後、パタ
ーン判別ブランチ命令を実行する。

上記データがＱ，〜Ｑｎのいずれにも該当しないパター
ンのときは、上記制御記憶装置から読み出されたマイク
ロ指令は、ブランチを指示しないことから上記ブランチ
制御回路により、上記マイクロシーケンスレジスタは順
次動作を行ない、次の番地から実行されるＱ，〜Ｑｎ以
外のパターンに対する処理へと進む。上記データがＱ・
〜Ｑｎのいずれかに該当するパターンのときは、上記制
御記憶装置から読み出されたマイクロ指令は、ブランチ
を指示し上記ブランチ制御回路により、Ａ−１番地への
ブランチが行なわれる。Ａ−１番地にてデータレジスタ
の内容による多分岐命令を実行すること、データレジス
タ内容はＱ，〜Ｑｎ以外は存在しないことから、Ａ＋Ｑ
，，Ａ＋Ｑ２，…Ａ＋Ｑｎ番地以外の２５６−ｎ個の番
地に第１図ａの様にブランチマイクロ命令を用意する必
要はなく、処理用のマイクロ命令を置くことが可能とな
る。結局第１図ａに示す従来の装置で必要とした２５６
個のブランチマイクロ命令は、本発明ではｎ個のブラン
チマイクロ命令でよく、記憶容量は少なくなる。さらに
、このブランチマイクロ命令の代りに処理用のマイクロ
命令をおく場合は記憶容量はさらに少なくなる。■ 本
発明では、‘１）項にて述べたマイクロプログラム制御
装置に於いて、上記ブランチ制御回路にて、上記マイク
ロシーケンスレジスタのブランチ動作を制御する際、上
記データレジスタの内容をブランチアドレス情報として
用いることにより、第２図ｂに示すマイクロプログラム
のフローの様にパターン判別多分岐命令により、第１図
ａのパターン判別ブランチ命令とデータレジスタによる
多分岐命令を一度に実行可能としたマイクロプログラム
制御装置が得られる。

‘３１ 更に本発明では、【１１項にて述べたマイクロ
プログラム制御装置に於いて、上記マイクロプログラム
記憶装置と上記制御記憶装置を同一の記憶装置に構成す
ることにより、上記マイクロ指令を収容する制御テーブ
ルをマイクロプログラム記憶装置内に設けることを可能
とし、上記制御テーブルの設計がマイクロプログラムの
設計と同レベルで行なえると共に、上記マイクロプログ
ラム記憶装置内のマイクロプログラムにより制御される
制御情報と同様に、上記制御テーブルの変更等を容易な
らしめるマイクロプログラム制御装置が得られる。【４
１ 更に本発明では、‘１）項にて述べたマイクロプロ
グラム制御装置に於いて、上記制御記憶装置のアドレス
情報として、上記データレジスタの内容に付加するアド
レス情報を与えるマイクロ命令を設けることにより、上
記制御記憶装置にて複数個の種類のパターン判別のマイ
クロ指令制御テーブルを用意し、マイクロプログラムに
て任意の制御テーブルの選択を可能としたマイクロプロ
グラム制御装置が得られる。

（５’更に本発明では、‘１）項にて述べたマイクロプ
ログラム制御装置に於いて、上記データレジスタの内容
をビット単位のマスクを制御する論理回路と、そのマス
ク情報を与えるマイクロ命令とを設けることにより、上
記制御記憶装置における冗長度を減少させることを可能
とするマイクロプログラム制御装置が得られる。

次に本発明の実施例を示して詳細に説明する。

第３図に本発明の一実施例のブロック図を示す。マイク
ロプログラム記憶装置ＭＭは、第４図に示したマイクロ
命令を含むマイクロ命令を記憶し、更に第５図に示した
マイクロ指令による制御テーブルを記憶する。マイクロ
指令は、１ビットから成り“０”のときはブランチを行
なわない指令を意味し、“１”のときはブランチを行な
う指令を意味する。バイト単位のパターン判別のための
制御テーブルは、２５６ビット（３２バイト）から構成
される。パターンＱ， 〜Ｑｎであるか杏かを判別する
ための制御テーブルを第５図ｂに示す、パターンＱ，〜
Ｑｎに対応するビット位置のマイクロ指令のみ“１”を
セットし、他のビット位置にはは“０”のマイクロ指令
を用意する。制御テーフルは、マイクロプログラム記憶
装置ＭＭ上では、第５図ａに示したように０番地から１
筋蚤類の制御テーブルを収容可能とする。マイクロ命令
に関するアドレス情報は、マイクロシーケンスレジスタ
ＭＳＣより与えられマイクロプログラム記憶装置ＭＭか
ら読み出されたマイクロ命令は、マイクロ命令レジスタ
肌Ｒに収容され、デコーダＤＥＣにてデコードされて各
部の制御が行なわれる。

データレジスタＤＲは１バイトのパターン判別対象のデ
ータ又は制御情報を収容するレジス夕で、バス１７を介
して上記のデータ又は制御情報を収容し、・マスク回路
ＭＳＫを経て、バス１ ５，バス１４に接続される。

付加アドレスレジスタＡＲは、第５図ａに示すマイクロ
プログラム記憶装置ＭＭ上の制御テーフル＃１〜＃１６
を指示する情報をマイクロ命令レジスタ肌Ｒから与えら
れて、それを収容し、バスｌ４に接続される。

メモリアドレスレジスタＭＡＲは、バス１ ４上のアド
レス情報を収容し、特定なマイクロ命令に応動して、マ
イク。

プログラム記憶装置ＭＭに対し、データ制御情報及び上
記の制御テーブルの読み出し、書き込みを行なう。書き
込みデータは、バス１６上のデータを使用し読み出しデ
ータは、メモリデータレジスタＭ町Ｒに収容する。ブラ
ンチ制御回路４は、マイクロ指令選択回路４１と、マス
ク回路４２と、ブランチアドレス演算回路４３とから構
成される。

マイクロ命令レジスタＭＩＲ等からバス１５上に与えら
れたブランチアドレス情報をマスク回路４２を経て、ブ
ランチアドレス演算回路４３に送り、マイクロシーケン
スレジスタＭＳＣと演算した結果を再びマイクロシーケ
ンスレジスタＭＳＣにセットすることによりブランチ動
作が行なわれる。ブランチを行なわない場合は、マスク
回路４２はマスクされ、キヤリィ（Ｃ）４４のみが“１
”の演算が行なわれ、マイクロシーケンスレジス夕ＭＳ
Ｃは十１の更新が行なわれる。マイクロ指令選択回路４
１は、付加アドレスレジスタＡＲとマスク回路ＭＳＫを
経たデータレジスタＤＲの一部（上位４ビット）をアド
レスとして、メモリデ−タレジスタＭＰＲに読み出され
た１６ビットのマイクロ指令群の中から、マスク回路Ｍ
ＳＫを経たデータレジスタＤＲの一部（下位４ビット）
に対応するビット位置のマイクロ指令を選択する。選択
されたマイク。指令４０はマスク回路４２をマスクする
（プランチしない）か、マスクしない（ブランチする）
かの制御に使用される。作業レジスタ群ＧＲは、バス１
５，バス１６に接続され、バス１７を介してデータ制御
情報が収容される。

入出力レジスタＩＲは、入出力装置のアダプタ内の制御
情報をバイト単位に組み合わせたもので、バス１５に接
続されバス１７を介してデータ制御情報が収容される。

演算器ＡＬＬは、バス１ ５，バス１ ６上乗せられた
データ制御情報の演算を行ない結果をバス１７上に出力
する。第４図に示したマイクロ命令は、本発明に関連す
る主要なマイクロ命令で以下に各マイクロ命令の動作を
説明する。

第４図ａの命令コード“ＯＰＩ”のマイクロ命令は、パ
ターン判別対象データをＤＲ３にセットするマイクロ命
令である。

Ｒフィールドは対象データが存在する作業レジスタ群Ｇ
Ｒ又は入出レジスタＩＲを指定し、ＡＤＲフィールドの
内容が付加アドレスレジスタＡＲにセットされる。命令
コードＯＰＩのマイクロ命令がマイクロ命令レジスタＭ
ＩＲに読み出されると、Ｒフィールドにて指定された作
業レジスタ群ＧＲ、入出力レジスタＩＲのデータは、バ
ス１５、演算器ＡＬＵバス１ ７の経路でデータレジス
タＤＲにセットされ、マイクロ命令レジスタＭＩＲのＡ
ＤＲフィールドに対応する内容が付加アドレスレジスタ
ＡＲにセットされる。第４図ｂの命令コード‘‘ＯＰ２
’’のマイクロ命令は、第２図ａにおけるパターン判別
ブランチ命令に相当するマイクロ命令である。Ｂ−ＡＤ
Ｒフィールドは、ブランチアドレス情報でマイクロ命令
レジスタ肌Ｒからバス１５に出力される。バス１４には
、ＯＰＩマイクロ命令にてセットされた付加アドレスレ
ジスタＡＲとデータレジスタＤＲの内容がマスク回路Ｍ
ＳＫの全ビットが開いた状態で乗せられる。メモリアド
レスレジスタＭＡＲを経てマイクロプログラム記憶装置
ＭＭより読み出されたマイクロ指令群はメモリデータレ
ジスタＭＤＲに収容される。マイクロ指令選択回路４１
にて選択されたマイクロ指令４０が“０”のときは、マ
スク回路４２をマスクしてマイクロシーケンスレジスタ
ＭＳＣの順次動作を行わせ“１”のときは、マスク回路
４２を開いてバス１５に乗せられたブランチアドレス情
報（Ｂ−ＡＤＲ）によりマイクロシーケンスレジスタＭ
ＳＣのブランチ動作を行なわせる。第４図ｃの命令コー
ド“ＯＰゞのマイクロ命令は、第２図ｂにおけるパター
ン判別多分岐命令に相当するマイクロ命令である。

ＭＡＳＫフィールドは、マスク回路ＭＳＫにマイクロ命
令レジスタＭＩＲから与えられるマスク情報で、マスク
回路ＭＳＫではＭＡＳＫフィールドの“０”に対応する
データレジスタＤＲのビットをマスクし、“１”に対応
するデータレジスタＤＲのビットをそのまま出力するよ
うに制御する。バス１５にはブランチアドレス情報とし
て、データレジスタＤＲの内容がマスク回路ＭＳＫを経
て出力される。バス１４には、付加アドレスレジスタＡ
Ｒとマスク回路ＭＳＫを経たデータレジスタＤＲの内容
が乗せられ、同様にしてマイクロ指令４０が選択される
。マイクロ指令４０が“０”のときは、マイクロシーケ
ンスレジスタＭＳＣは順次動作を行ない“１”のときは
、バス１５に乗せられたマスク回路ＭＳＫを経たデータ
レジスタＤＲの内容によりマイクロシーケンスレジスタ
ＭＳＣのブランチ動作が行なわれる。かようにして、第
２図ａ，ｂに示したマイクロプログラムを実行可能とす
ることにより、データ及び制御情報のパターン判別にて
比較的遠く、且つ、マイクロプログラム記憶装置の利用
率を高めたマイクロプログラム制御装置が得られる。

【図面の簡単な説明】

第１図ａ，ｂは、従釆のマイクロプログラム制御装置が
行なっていたパターン判別手段のマイク。 プログラムの一例をフローにて示す。第２図ａ，．ｂは
、本発明により改良されたパターン判別のマイクロプロ
グラムの一例をフローにて示す。第３図は、本発明の一
実施例のブロック図を示す。ＭＭ・・・・・・マイクロ
プログラム記憶装置、ＭＳＣ・・・…マイクロ・シーケ
ンス・レジスタ。 第４図は、本発明の実施例に於ける本発明に関連するマ
イクロ命令の命令形式を示す。 第５図ａは、本発明の実施例に於けるマイクロプログラ
ム記憶装置内に設けた制御テーブルの分布状態を示し、
第５図ｂは、制御テーブル内のマイクロ指令テーブルの
例を示す。図において、ＤＲ…・・・データレジスタ、
ＭＭ・・・・・・マイクロプログラム記憶装置、ＭＳＣ
・・…・マイクロシーケンスレジスタ、４……ブランチ
制御回路、４０・…・・マイクロ指令、４１・・・・・
・マイクロ指令選択回路、４２・・・・・・マスク回路
、４３・・・・・・ブランチアドレス演算回路、４４…
・・・キャリィ（Ｃ）、ＡＲ……付加アドレスレジスタ
、ＭＳＫ・・・・・・マスク回路、ＭＡＲ……メモリア
ドレスレジスタ、ＭＩＲ・・・・・・マイクロ命令レジ
スタ、ＭＤＲ・・・・・・メモリデータレジスタ、ＤＥ
Ｃ・・・・・・デコーダ、１４，１５，１６，１７・・
・・・・バス、ＧＲ・・・・・・作業レジスタ群、ＡＬ
Ｕ・・・・・・演算器、ＩＲ・・・・・・入出力レジス
タ（ｍ）。 努１函多２図 努３函 姿４図 第５函

Claims (1)

1. 【特許請求の範囲】 １ 複数のマイクロ命令からなり複数の制御対象を制御
   するためのマイクロプログラムと、前記マイクロ命令と
   は異なりそれぞれブランチ制御情報を含む複数のマイク
   ロ指令をそれぞれ有し前記複数の制御対象と一対一対応
   する複数の判別用制御テーブルとを格納した記憶装置と
   ；該記憶装置のアドレスを与えるマイクロシーケンスレ
   ジスタと；判別対象のデータを収容するデータレジスタ
   と；テーブル選択情報を有する特定のマイクロ命令に基
   づいて前記複数の判別用制御テーブルのうち一つを選択
   し前記データレジスタの内容に基づいて該選択されたテ
   ーブルに含まれる前記マイクロ指令のうちの一つを前記
   記憶装置から読み出されるアドレスレジスタと；前記記
   憶装置から読み出されるマイクロ指令により前記マイク
   ロシーケンスレジスタのブランチ動作を制御するブラン
   チ制御回路とから構成したことを特徴とするマイクロプ
   ログラム制御装置。 ２ 特許請求の範囲１項記載のマイクロプログラム制御
   装置に於いて、前記ブランチ制御回路について、前記マ
   イクロ・シーケンス・レジスタのブランチ動作を制御す
   る際、前記データ・レジスタの内容をブランチ・アドレ
   ス情報として用いるマイクロプログラム制御装置。 ３ 特許請求の範囲１項記載のマイクロプログラム制御
   装置に於いて、前記データレジスタの内容をビツト単位
   のマスクを制御する論理回路と、そのマスク情報を与え
   るマイクロ命令とを有するマイクロプログラム制御装置
   。