JPS60241133A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS60241133A JPS60241133A JP9775284A JP9775284A JPS60241133A JP S60241133 A JPS60241133 A JP S60241133A JP 9775284 A JP9775284 A JP 9775284A JP 9775284 A JP9775284 A JP 9775284A JP S60241133 A JPS60241133 A JP S60241133A
- Authority
- JP
- Japan
- Prior art keywords
- table data
- circuit
- code
- control
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、プログラムメモリをテーブル参照するテーブ
ル参照命令を有するマイクロコンピュータに関する。
ル参照命令を有するマイクロコンピュータに関する。
マイクロコンピュータには通常、複数の種類のテーブル
参照命令、すなわち、テーブルを参照してそのデータが
示す番地にジャンプするテーブルジャンプ命令、テーブ
ルを参照してそのデータの示す番地にサブルーチンコー
ルするテーブルコール命令、テーブルを参照してそのデ
ータをレジスタにロードするテーブルロード命令がある
。
参照命令、すなわち、テーブルを参照してそのデータが
示す番地にジャンプするテーブルジャンプ命令、テーブ
ルを参照してそのデータの示す番地にサブルーチンコー
ルするテーブルコール命令、テーブルを参照してそのデ
ータをレジスタにロードするテーブルロード命令がある
。
従来のマイクロコンピュータでは、これらのテーブル参
照命令の数は命令の種類毎に、例えばテーブルジャンプ
命令が８個、テーブルコール命令が８個、テーブルロー
ド命令が８個のように決まっていた。したがって、プロ
グラムを組んで、例えばテーブルロード命令が４個しか
必要なく、逆にテーブルコール命令を１２個使いたいよ
うになっても、マイクロコンピュータ内部の回路で動作
が決まるので融通はできず、実際に使用する命令の数に
過不足が生じるという欠点があった。
照命令の数は命令の種類毎に、例えばテーブルジャンプ
命令が８個、テーブルコール命令が８個、テーブルロー
ド命令が８個のように決まっていた。したがって、プロ
グラムを組んで、例えばテーブルロード命令が４個しか
必要なく、逆にテーブルコール命令を１２個使いたいよ
うになっても、マイクロコンピュータ内部の回路で動作
が決まるので融通はできず、実際に使用する命令の数に
過不足が生じるという欠点があった。
したがって、本発明の目的は、機能毎のテーブル参照命
令の数の組合せを任意に設定でき、テーブル参照命令の
自由度を高めたマイクロコンビュ−夕を提供することに
ある。
令の数の組合せを任意に設定でき、テーブル参照命令の
自由度を高めたマイクロコンビュ−夕を提供することに
ある。
本発明は、プログラムメモリに予め記憶するテーブルデ
ータの一部に制御コードを設け、テープ。
ータの一部に制御コードを設け、テープ。
ル参照命令に基づいてプログラムメモリからテーブルデ
ータを続出し、このテーブルデータの制御コードを解読
し、この解読結果およびテーブルデータによって、テー
ブルデータの示すアドレスにジャンプするか、テーブル
データの示すアドレスにサブルーチンコールするか、テ
ーブルデータをレジスタにロードするか等の制御を行な
うようにしたもので、テーブルデータの制御コードを変
更することにより、機能毎の命令の数の組合せをプログ
ラムで任意に選択でき、実際に使用するテーブル参照命
令の数に過不足を生じること力ｌなくなる。
ータを続出し、このテーブルデータの制御コードを解読
し、この解読結果およびテーブルデータによって、テー
ブルデータの示すアドレスにジャンプするか、テーブル
データの示すアドレスにサブルーチンコールするか、テ
ーブルデータをレジスタにロードするか等の制御を行な
うようにしたもので、テーブルデータの制御コードを変
更することにより、機能毎の命令の数の組合せをプログ
ラムで任意に選択でき、実際に使用するテーブル参照命
令の数に過不足を生じること力ｌなくなる。
以下、図面を参照しながら本発明の詳細な説明する。第
１図は本発明の第１の実施例に係るマイクロコンピュー
タの要部のブロック図である。
１図は本発明の第１の実施例に係るマイクロコンピュー
タの要部のブロック図である。
本実施例では、命令は１語当り８ビツトで、アドレス空
間は１４ビツトとする。
間は１４ビツトとする。
１はテーブルアドレス発生回路で、テーブル参照命令が
実行されたときこのテーブル参照命令に対応したテーブ
ルアドレスな出力する。本実施例では、テーブル参照命
令の命令コードの２倍および（２倍＋１）がテーブルア
ドレスとなる。したがって、例えば命令コードが１０）
１の場合には、テーブルアドレス発生回路１はテーブル
アドレスデータを記憶したプログラムメモリで、テーブ
ルアドレス発生回路１から出力されたアドレスのテーブ
ルゲータを出力する。なお、このプログラムメモリ２の
領域は、命令コードが１語当り８ビツトでアドレス空間
が１４ビツトであるので、アドレス０ＯＯＯＨからアド
レス３ＦＦＦＭまでである。６は通常の命令解読回路と
は別に、プログラムメモリ２から出力されたテーブルデ
ータの上位２ビツトの内容を解読するための解読回路で
、上位２ビツトが“００′のとき論理値“１”、それ以
外のとき論理値″０”の制御信号８１を出力し、上位２
ビツトが０１″のとき論理値“１”、それ以外のとき論
理値“θ″の制御信号Ｓ！を出力し、上位２ビツトが１
０″のとき論理値“１″、それ以外のとき論理値“０”
の制御信号Ｓｇを出力し、上位２ビツトが“１１”のと
き論理値“１″、それ以外のとき論理値“Ｏ”の制御信
号Ｓ４を出力する。４は制御回路で、プログラムメモリ
２から出力されたテーブルデータを入力し、制御信号揖
が論理値″１”のときテーブルデータの下位１４ビツト
で示すアドレスにジャンプし、制御信号ｓｍが論理値“
１″のときテーブルデータの下位１４ビツトで示すアド
レスにサブルーチンコールし、制御信号ＳＳが論理値“
１″のときテーブルデータの下位１４ビツトをレジスタ
にロードし、制御信号Ｓ４が論理値″１”のときテーブ
ルデータを命令コードとして実行するように制御を行な
う。
実行されたときこのテーブル参照命令に対応したテーブ
ルアドレスな出力する。本実施例では、テーブル参照命
令の命令コードの２倍および（２倍＋１）がテーブルア
ドレスとなる。したがって、例えば命令コードが１０）
１の場合には、テーブルアドレス発生回路１はテーブル
アドレスデータを記憶したプログラムメモリで、テーブ
ルアドレス発生回路１から出力されたアドレスのテーブ
ルゲータを出力する。なお、このプログラムメモリ２の
領域は、命令コードが１語当り８ビツトでアドレス空間
が１４ビツトであるので、アドレス０ＯＯＯＨからアド
レス３ＦＦＦＭまでである。６は通常の命令解読回路と
は別に、プログラムメモリ２から出力されたテーブルデ
ータの上位２ビツトの内容を解読するための解読回路で
、上位２ビツトが“００′のとき論理値“１”、それ以
外のとき論理値″０”の制御信号８１を出力し、上位２
ビツトが０１″のとき論理値“１”、それ以外のとき論
理値“θ″の制御信号Ｓ！を出力し、上位２ビツトが１
０″のとき論理値“１″、それ以外のとき論理値“０”
の制御信号Ｓｇを出力し、上位２ビツトが“１１”のと
き論理値“１″、それ以外のとき論理値“Ｏ”の制御信
号Ｓ４を出力する。４は制御回路で、プログラムメモリ
２から出力されたテーブルデータを入力し、制御信号揖
が論理値″１”のときテーブルデータの下位１４ビツト
で示すアドレスにジャンプし、制御信号ｓｍが論理値“
１″のときテーブルデータの下位１４ビツトで示すアド
レスにサブルーチンコールし、制御信号ＳＳが論理値“
１″のときテーブルデータの下位１４ビツトをレジスタ
にロードし、制御信号Ｓ４が論理値″１”のときテーブ
ルデータを命令コードとして実行するように制御を行な
う。
本実施例のマイクロコンピュータのアドレス区間は１４
ビツトであるので、テーブルデータの下位１４ビツトに
よって全アドレス区間にジャンプまたはサブルーチンコ
ールができる。また、本実施例においては複数倍長命令
の１語口の命令コードの上位２ビツトは“１１″となっ
ているために、上位２ビツトが“１１”であることをデ
コードすれば矛盾なく全ての複数倍長命令として実行で
きる。
ビツトであるので、テーブルデータの下位１４ビツトに
よって全アドレス区間にジャンプまたはサブルーチンコ
ールができる。また、本実施例においては複数倍長命令
の１語口の命令コードの上位２ビツトは“１１″となっ
ているために、上位２ビツトが“１１”であることをデ
コードすれば矛盾なく全ての複数倍長命令として実行で
きる。
以上の説明から明らかなように、本実施例のマイクロコ
ンピュータはテーブルデータの上位２ビツトによりテー
ブル参照命令の機能を自由に決定できる。
ンピュータはテーブルデータの上位２ビツトによりテー
ブル参照命令の機能を自由に決定できる。
第２図は本発明の第２の実施例シー係るマイクロコンピ
ュータの要部ブロック図である。本実施例は、第１の実
施例と比較して解読回路６′は制御信号Ｓ１およびＳ、
のみ出力し、テーブル参照を行なってテーブルデータで
示すアドレスへのジャンプまたはサブルーチンコールの
みが可能である。したがって、解読回路６′はテーブル
データの上位ヒツト“００ｍおよび“０１″だけ、すな
わち、第１のビットはデコードせず第２のビットが“Ｏ
”のとき論理値“１”の制御信号Ｓ１を出力し、第２の
ビットが“１″のとき論理値″１”の制御信号Ｓ２を出
力するようにすればよく、回路を小さくすることができ
る。
ュータの要部ブロック図である。本実施例は、第１の実
施例と比較して解読回路６′は制御信号Ｓ１およびＳ、
のみ出力し、テーブル参照を行なってテーブルデータで
示すアドレスへのジャンプまたはサブルーチンコールの
みが可能である。したがって、解読回路６′はテーブル
データの上位ヒツト“００ｍおよび“０１″だけ、すな
わち、第１のビットはデコードせず第２のビットが“Ｏ
”のとき論理値“１”の制御信号Ｓ１を出力し、第２の
ビットが“１″のとき論理値″１”の制御信号Ｓ２を出
力するようにすればよく、回路を小さくすることができ
る。
第６図は本発明の第３の実施例に係るマイクロコンピュ
ータの要部ブロック図である。本実施例は、第１．第２
の実施例と比較してテーブル制御回路４′の制御信号Ｓ
４に関する制御が異なる。すなわち、テーブル制御回路
４′は制御信号Ｓ４が論理値″１”のときレジスタの記
憶内容をデープルデータの下位１４ビツトの示すアドレ
スのメモリに格納する。本実施例では、テーブル参照を
行なって、テーブルデータの示すアドレスにジャンプま
たはサブルーチンコールするか、レジスタにテーブルデ
ータをロードするか、レジスタのデータをテーブルデー
タの示すアドレスに格納するかを任意（＝決定すること
ができる。
ータの要部ブロック図である。本実施例は、第１．第２
の実施例と比較してテーブル制御回路４′の制御信号Ｓ
４に関する制御が異なる。すなわち、テーブル制御回路
４′は制御信号Ｓ４が論理値″１”のときレジスタの記
憶内容をデープルデータの下位１４ビツトの示すアドレ
スのメモリに格納する。本実施例では、テーブル参照を
行なって、テーブルデータの示すアドレスにジャンプま
たはサブルーチンコールするか、レジスタにテーブルデ
ータをロードするか、レジスタのデータをテーブルデー
タの示すアドレスに格納するかを任意（＝決定すること
ができる。
本発明によれば、機能毎のテーブル参照命令の数の組合
せをプログラムで任意に選択できるので、作成したプロ
グラムにおける最適の組合せでテーブル参照命令を使用
でき、しかも数多くのプログラムを作成したときはそれ
ぞれのプログラム毎に最適化することができる。
せをプログラムで任意に選択できるので、作成したプロ
グラムにおける最適の組合せでテーブル参照命令を使用
でき、しかも数多くのプログラムを作成したときはそれ
ぞれのプログラム毎に最適化することができる。
第１図は本発明の第１の実施例に係るマイクロコンピュ
ータの要部ブロック図、第２図は本発明の第２の実施例
に係るマイクロコンピュータの要部ブロック図、第６図
は本発明の第３の実施例に係るマイクロコンピュータの
要部ブロック図である。 １；テーブル作成回路、 ２ニブログラムメモリ、 ５ 、５’ ：解読回路、 ４ 、４’ ：奔＝４青制御回路、 Ｂ、、８嘗、ＳＳ、Ｓ、：制御信号。
ータの要部ブロック図、第２図は本発明の第２の実施例
に係るマイクロコンピュータの要部ブロック図、第６図
は本発明の第３の実施例に係るマイクロコンピュータの
要部ブロック図である。 １；テーブル作成回路、 ２ニブログラムメモリ、 ５ 、５’ ：解読回路、 ４ 、４’ ：奔＝４青制御回路、 Ｂ、、８嘗、ＳＳ、Ｓ、：制御信号。
Claims (1)
- プログラムメモリをテーブル参照するテーブル参照命令
を有するマイクロコンピュータにおいて、前記プログラ
ムメモリに予め記憶するテーブルデータの一部に制御コ
ードを設け、テーブル参照命令に基づいて前記プログラ
ムメモリから読出したテーブルデータの制御コードを解
読する解読回路と、この解読回路の解読結果と読出した
テーブルデータとから所定の制御を行なう制御回路を有
することを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9775284A JPS60241133A (ja) | 1984-05-16 | 1984-05-16 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9775284A JPS60241133A (ja) | 1984-05-16 | 1984-05-16 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60241133A true JPS60241133A (ja) | 1985-11-30 |
Family
ID=14200609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9775284A Pending JPS60241133A (ja) | 1984-05-16 | 1984-05-16 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60241133A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374332A (en) * | 1976-12-14 | 1978-07-01 | Nec Corp | Microprogram control unit |
| JPS58201147A (ja) * | 1982-05-20 | 1983-11-22 | Fuji Electric Co Ltd | マイクロプログラム分岐制御方式 |
-
1984
- 1984-05-16 JP JP9775284A patent/JPS60241133A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5374332A (en) * | 1976-12-14 | 1978-07-01 | Nec Corp | Microprogram control unit |
| JPS58201147A (ja) * | 1982-05-20 | 1983-11-22 | Fuji Electric Co Ltd | マイクロプログラム分岐制御方式 |
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