JPS6028080B2 - 半導体読み出し専用メモリ - Google Patents
半導体読み出し専用メモリInfo
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- JPS6028080B2 JPS6028080B2 JP55009549A JP954980A JPS6028080B2 JP S6028080 B2 JPS6028080 B2 JP S6028080B2 JP 55009549 A JP55009549 A JP 55009549A JP 954980 A JP954980 A JP 954980A JP S6028080 B2 JPS6028080 B2 JP S6028080B2
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- Japan
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- memory
- mosfet
- series
- output line
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体読み出し専用メモリ（以下ＲＯＭと略す
）に関するものである。
）に関するものである。
一般にＲＯＭのメモリマトリクス構成としてはメモリＭ
ＯＳＦＥＴが出力線に対して並列に接続された横型方式
が用いられている。
ＯＳＦＥＴが出力線に対して並列に接続された横型方式
が用いられている。
このような横型方式に対してメモリＭＯＳＦＥＴが出力
線に対して直列に接続された縦型ＲＯＭ方式が開発され
、特開昭５１一９２１３４号公報にこの種の方式が見ら
れる。同公報には第１図及び第２図に示す縦型レシオレ
ス形式のＲＯＭが記載されているが、第１図及び第２図
に揚げた掲型ＲＯＭによれば次のような欠点がある。即
ち、ｉ）第１図、第２図のＲＯＭ共にレシオレス形式で
、プリチャージ用クロツクとは別のクロツクにおいて駆
動されるサンプリング用ＭＯＳＦＥＴＱ４及びＱ黄をメ
モリマトリクスＲＯＭ２６と接地線との間に有している
ため、出力線をディスチャージするＭＯＳＦＥＴの直列
個数が１個増え、その分だけディスチャージに時間を要
して読み出し速度が遅くなる。
線に対して直列に接続された縦型ＲＯＭ方式が開発され
、特開昭５１一９２１３４号公報にこの種の方式が見ら
れる。同公報には第１図及び第２図に示す縦型レシオレ
ス形式のＲＯＭが記載されているが、第１図及び第２図
に揚げた掲型ＲＯＭによれば次のような欠点がある。即
ち、ｉ）第１図、第２図のＲＯＭ共にレシオレス形式で
、プリチャージ用クロツクとは別のクロツクにおいて駆
動されるサンプリング用ＭＯＳＦＥＴＱ４及びＱ黄をメ
モリマトリクスＲＯＭ２６と接地線との間に有している
ため、出力線をディスチャージするＭＯＳＦＥＴの直列
個数が１個増え、その分だけディスチャージに時間を要
して読み出し速度が遅くなる。
ｉｉ）第１図ＲＯＭでは、直列メモリＭＯＳＦＥＴ列Ｂ
，＆，＆……………が増加するに伴い、ビットセレクト
ＲＯＭ２７のェンハンスメント型ＭＯＳＦＥＴの直列個
数が増加するため、出力線当りのメモリ容量の増加に伴
い読み出し速度が低下する。
，＆，＆……………が増加するに伴い、ビットセレクト
ＲＯＭ２７のェンハンスメント型ＭＯＳＦＥＴの直列個
数が増加するため、出力線当りのメモリ容量の増加に伴
い読み出し速度が低下する。
ｉｉＤ第２図ＲＯＭでは、直列メモリＭＯＳＦＥＴ列Ｂ
，＆，＆……………が増加するに伴い、ビットセレクト
ＲＯＭ２７のデプレツション型ＭＯＳＦＥＴの個数が増
え、プリチャージ、ディスチャージすべき出力線の容量
Ｃ４が増大し読み出し速度が低下する。
，＆，＆……………が増加するに伴い、ビットセレクト
ＲＯＭ２７のデプレツション型ＭＯＳＦＥＴの個数が増
え、プリチャージ、ディスチャージすべき出力線の容量
Ｃ４が増大し読み出し速度が低下する。
又、ビットアドレスデコーダＲＯＭ２６′は横型ＲＯＭ
構成であるため、占有面積が大きくなる。ｉの第１図、
第２図ＲＯＭ共にメモリＭＯＳＦＥＴ直列方向には縦型
構造であるので、この方向への出力線単位のメモリ容量
の増加を求める場合、メモリＭＯＳＦＥＴの直列個数を
増さなければならないため、読み出し速度が遅くなる。
構成であるため、占有面積が大きくなる。ｉの第１図、
第２図ＲＯＭ共にメモリＭＯＳＦＥＴ直列方向には縦型
構造であるので、この方向への出力線単位のメモリ容量
の増加を求める場合、メモリＭＯＳＦＥＴの直列個数を
増さなければならないため、読み出し速度が遅くなる。
の第１図、第２図ＲＯＭ共にサンプリング用ＭＯＳＦＥ
ＴＱ５４，Ｑ５５が接地線側に設けられ、且つ、メモリ
マトリクスＲＯＭ２５、ビットセレクトＲＯＭ２７，２
７′のＭＯＳＦＥＴがブリチヤージ期間にオンしている
ため、プリチャージすべき容量にメモリマトリクスＲＯ
Ｍ２５、ビットセレクトＲＯＭ２７、又は２７′の容量
が付加され、出力線のプリチャージ、デイスチャージ時
間が長くなる。
ＴＱ５４，Ｑ５５が接地線側に設けられ、且つ、メモリ
マトリクスＲＯＭ２５、ビットセレクトＲＯＭ２７，２
７′のＭＯＳＦＥＴがブリチヤージ期間にオンしている
ため、プリチャージすべき容量にメモリマトリクスＲＯ
Ｍ２５、ビットセレクトＲＯＭ２７、又は２７′の容量
が付加され、出力線のプリチャージ、デイスチャージ時
間が長くなる。
上記ｉ）〜のに記載したような欠点に対して、ｉ）及び
ｖ）の点は、サンプリングＭＯＳＦＥＴとビットセレク
トＭＯＳＦＥＴとを兼用して出力線側に設けるとにより
除去できる。
ｖ）の点は、サンプリングＭＯＳＦＥＴとビットセレク
トＭＯＳＦＥＴとを兼用して出力線側に設けるとにより
除去できる。
ｉｉ）の点は、ビットセレクトＭＯＳＦＥＴをェンハン
スメント型ＭＯＳＦＥＴＩ個を使用することにより除去
できる。
スメント型ＭＯＳＦＥＴＩ個を使用することにより除去
できる。
ｉｉＤ及びＭの点は、直並列構造のメモリマトリクスを
１直線状に形成することにより除去できる。
１直線状に形成することにより除去できる。
本発明は上記のような従釆の縦型ＲＯＭ方式の欠点を除
去して、読み出し速度が遠く且つ集積度の高いＲＯＭを
提供するもので、次に図面を用いて本発明を詳細に説明
する。説明を簡略にするため、Ｎチャンネル ＭＯＳＦＥＴで形成された１６ビットメモリ容量のＲＯ
Ｍを実施例に挙げて説明する。
去して、読み出し速度が遠く且つ集積度の高いＲＯＭを
提供するもので、次に図面を用いて本発明を詳細に説明
する。説明を簡略にするため、Ｎチャンネル ＭＯＳＦＥＴで形成された１６ビットメモリ容量のＲＯ
Ｍを実施例に挙げて説明する。
第３図において、メモリマトリクス１は、ェンハンスメ
ント型ＭＯＳＦＥＴ（以下符号Ｅに添字を付て表わす）
或いはデプレション型ＭＯＳＦＥＴ（以下符号Ｄに添字
を付て表わす）が直列に接続された縦型ＲＯＭで、ソー
ス側が接地されドレィン側が直列接続された１個のサン
プリング用ェンハンスメント型ＭＯＳＦＥＴ Ｅｓｊを
介して出力線○。
ント型ＭＯＳＦＥＴ（以下符号Ｅに添字を付て表わす）
或いはデプレション型ＭＯＳＦＥＴ（以下符号Ｄに添字
を付て表わす）が直列に接続された縦型ＲＯＭで、ソー
ス側が接地されドレィン側が直列接続された１個のサン
プリング用ェンハンスメント型ＭＯＳＦＥＴ Ｅｓｊを
介して出力線○。
に接続されている。即ち、各直列メモリＭＯＳＦＥＴ列
は４個のＭＯＳＦＥＴに夫々１個のサンプリング用ＭＯ
ＳＦＥＴ Ｅｓｊが接続され、４本の直列メモリＭＯＳ
ＦＥＴ列が共通に接続されてドレィン側が出力線○。
は４個のＭＯＳＦＥＴに夫々１個のサンプリング用ＭＯ
ＳＦＥＴ Ｅｓｊが接続され、４本の直列メモリＭＯＳ
ＦＥＴ列が共通に接続されてドレィン側が出力線○。
となって導出されている。ここでメモリマトリクスーを
構成するＭＯＳＦＥＴがェンハンスメント型であるかデ
プレション型であるかは、記憶されるデータの内容に応
じて決定される。上記出力線０。
構成するＭＯＳＦＥＴがェンハンスメント型であるかデ
プレション型であるかは、記憶されるデータの内容に応
じて決定される。上記出力線０。
はクロツクパルス◇，をゲート入力とするプリチャージ
用のェンハンスメント型ＭＯＳＦＥＴ Ｅｐを介して電
源Ｖｃｃに接続され、クロツクパルスＪ．に同期して出
力線０。のプリチャージがなされる。Ｇ，〜○４は、上
記縦型ＲＯＭの各列に直列に設けられたサンプリング用
ェンスハンスメント型ＭＯＳＦＥＴのゲート入力信号で
、クロック信号め，に同期した出力線○。のプリチャー
ジ終了後、サンプリング用ェンハンスメント型ＭＯＳＦ
ＥＴ Ｅｓ，〜Ｅｓ４のうちの一つをオンさせて、メモ
リマトリクス中の複数の直列メモリＭＯＳＦＥＴ列から
ひとつの列を選択し、且つ選択されたメモリＭＯＳＦＥ
Ｔ列に潜在するＲＯＭデータを出力線○。に伝達して、
サンプリングとデータ伝達の２つの機能を果す。またＲ
，〜Ｒ４は縦型ＲＯＭの各ゲート入力信号で、各直列メ
モリＭＯＳＦＥＴ列に対して等価な関係にあるＭＯＳＦ
ＥＴ群に共通に入力され、各列の中から１個のメモリＭ
ＯＳＦＥＴが選択される。第４図は第３図の各様子にお
ける電圧波形で、ち，ｔ２，らの各期間で夫々Ｇ，とＲ
，、Ｇ２とＲ２、Ｇ３とＲ３に選択のためのゲート入力
信号が与えられる場合を示ているが、同図を用いて第３
図の動作を詳細に説明する。
用のェンハンスメント型ＭＯＳＦＥＴ Ｅｐを介して電
源Ｖｃｃに接続され、クロツクパルスＪ．に同期して出
力線０。のプリチャージがなされる。Ｇ，〜○４は、上
記縦型ＲＯＭの各列に直列に設けられたサンプリング用
ェンスハンスメント型ＭＯＳＦＥＴのゲート入力信号で
、クロック信号め，に同期した出力線○。のプリチャー
ジ終了後、サンプリング用ェンハンスメント型ＭＯＳＦ
ＥＴ Ｅｓ，〜Ｅｓ４のうちの一つをオンさせて、メモ
リマトリクス中の複数の直列メモリＭＯＳＦＥＴ列から
ひとつの列を選択し、且つ選択されたメモリＭＯＳＦＥ
Ｔ列に潜在するＲＯＭデータを出力線○。に伝達して、
サンプリングとデータ伝達の２つの機能を果す。またＲ
，〜Ｒ４は縦型ＲＯＭの各ゲート入力信号で、各直列メ
モリＭＯＳＦＥＴ列に対して等価な関係にあるＭＯＳＦ
ＥＴ群に共通に入力され、各列の中から１個のメモリＭ
ＯＳＦＥＴが選択される。第４図は第３図の各様子にお
ける電圧波形で、ち，ｔ２，らの各期間で夫々Ｇ，とＲ
，、Ｇ２とＲ２、Ｇ３とＲ３に選択のためのゲート入力
信号が与えられる場合を示ているが、同図を用いて第３
図の動作を詳細に説明する。
クロックパルスで・がＶＱのレベルに保たれている期間
が出力線○。
が出力線○。
のブリチャージ期間で、この間はいずれのゲート入力信
号Ｇ，〜Ｑ，Ｒ，〜Ｒ４共に全ての○ｖに保たれて、メ
モリマトリックス１内の全てのェンハンスメント型ＭＯ
ＳＦＥＴはオフしており、プリチャージ用のヱンハンス
メント型ＭＯＳＦＥＴ Ｅｐだけがオンして出力線○。
だけをプリチャージする。このことはプリチヤージすべ
き容量が最小限に抑えられるため、プリチャージ期間の
短縮、デイスチャージ時間の短縮を図り得ることを示す
。Ｌ期間のクロツクパルスＪ，によるプリチャージ終了
後、列選択のためのゲート入力信号Ｇ，だけに高電位が
与えられてサンプリング用ヱンハンスメント型ＭＯＳＦ
ＥＴＥｓ，をオンにさせ、他のＭＯＳＦＥＴ Ｅｓ２〜
Ｅｓ４はオフの状態で直列メモリＭＯＳＦＥＴ列が選択
される。
号Ｇ，〜Ｑ，Ｒ，〜Ｒ４共に全ての○ｖに保たれて、メ
モリマトリックス１内の全てのェンハンスメント型ＭＯ
ＳＦＥＴはオフしており、プリチャージ用のヱンハンス
メント型ＭＯＳＦＥＴ Ｅｐだけがオンして出力線○。
だけをプリチャージする。このことはプリチヤージすべ
き容量が最小限に抑えられるため、プリチャージ期間の
短縮、デイスチャージ時間の短縮を図り得ることを示す
。Ｌ期間のクロツクパルスＪ，によるプリチャージ終了
後、列選択のためのゲート入力信号Ｇ，だけに高電位が
与えられてサンプリング用ヱンハンスメント型ＭＯＳＦ
ＥＴＥｓ，をオンにさせ、他のＭＯＳＦＥＴ Ｅｓ２〜
Ｅｓ４はオフの状態で直列メモリＭＯＳＦＥＴ列が選択
される。
また上記の期間は同時にゲート入力信号Ｒ，だけが○ｖ
に維持されて他のＲ２〜Ｒ４は高電位に保たれることか
ら、Ｒ，をゲート入力とする並列関係にあるメモリＭＯ
ＳＦＥＴ群４のうちェンハンスメント型ＭＯＳＦＥＴＥ
，．及びＥ，４がオフし、その他のメモリＭＯＳＦＥＴ
はオンになる。今サンプリング用ＭＯＳＦＥＴＥｓ，が
オンしているので、メモリＭＯＳＦＥＴＥ，．がオンし
ていれば、同一列のメモリＭＯＳＦＥＴＤ２，，Ｄ３，
，Ｅ４，がオン状態にあるとから、出力線○。から接地
線までの電流経路が形成されて出力線がディスチヤージ
されるが、メモリＭＯＳＦＥＴＥ，．がエンハンスメン
ト型ＭＯＳＦＥＴでオフ状態に保たれているため、出力
線○。から接地線までの経路が断たれ、出力線○。のプ
リチャージレベルは保持される。引き続いてら期間では
同様にクロックパルス？，によるブリチャージ終了後、
ゲート入力信号Ｇ２が高電位になり、サンプリング用ェ
ンハンスメ ント型ＭＯＳＦＥＴ Ｅｓ２がオンし、他
のＭＯＳＦＥＴ ＥＳ２，Ｂ錨， Ｅｓ４はオフして直
列メモリＭＯＳＦＥＴ列３が選択される。同時にゲート
入力信号Ｒ２だけが○ｖに維持され、他の入力信号Ｒ，
，Ｒ３，Ｒ４が高電位に保たれることから、Ｒ２をゲー
ト入力とするメモリＭＯＳＦＥＴ群５のうち、ェンハン
スメント型ＭＯＳＦＥＴＥ２４をオフさせ、その他のメ
モリＭＯＳＦＥＴをオンにさせる。今サンプリング用Ｍ
ＯＳＦＥＴ Ｅｓ２がオンしており、またＤ２２はデプ
レション型ＭＯＳＦＥＴで形成されてオン状態にあり、
同一列のその他のＭＯＳＦＥＴＥ，２，Ｄ３２，Ｅ４２
がいずれもオンしているため、出力線○。にクロツクパ
ルスマ，によってプリチャ−ジされた電荷はＥｓ２，Ｄ
，２，Ｄ２２，Ｄ３２及びＥ４２を通して接地線へディ
スチャージされる。上記のようにメモリＭＯＳＦＥＴが
ェンハンスメント型がデプレョン型かでＲＯＭデータを
区別する縦型ＲＯＭに対して、ェンハンスメント型ＭＯ
ＳＦＥＴ Ｅｓｊにゲート入力としてプリチャージ用ク
ロツクパルスＪ，に同期した信号を入力してメモリマト
リクスの各列を選択するため、列選択と出力線のデイス
チヤージを１個のェンハンスメント型ＭＯＳＦＥＴで形
成し、サンプリング用の特別なＭＯＳＦＥＴを必要とし
ない利点がある。
に維持されて他のＲ２〜Ｒ４は高電位に保たれることか
ら、Ｒ，をゲート入力とする並列関係にあるメモリＭＯ
ＳＦＥＴ群４のうちェンハンスメント型ＭＯＳＦＥＴＥ
，．及びＥ，４がオフし、その他のメモリＭＯＳＦＥＴ
はオンになる。今サンプリング用ＭＯＳＦＥＴＥｓ，が
オンしているので、メモリＭＯＳＦＥＴＥ，．がオンし
ていれば、同一列のメモリＭＯＳＦＥＴＤ２，，Ｄ３，
，Ｅ４，がオン状態にあるとから、出力線○。から接地
線までの電流経路が形成されて出力線がディスチヤージ
されるが、メモリＭＯＳＦＥＴＥ，．がエンハンスメン
ト型ＭＯＳＦＥＴでオフ状態に保たれているため、出力
線○。から接地線までの経路が断たれ、出力線○。のプ
リチャージレベルは保持される。引き続いてら期間では
同様にクロックパルス？，によるブリチャージ終了後、
ゲート入力信号Ｇ２が高電位になり、サンプリング用ェ
ンハンスメ ント型ＭＯＳＦＥＴ Ｅｓ２がオンし、他
のＭＯＳＦＥＴ ＥＳ２，Ｂ錨， Ｅｓ４はオフして直
列メモリＭＯＳＦＥＴ列３が選択される。同時にゲート
入力信号Ｒ２だけが○ｖに維持され、他の入力信号Ｒ，
，Ｒ３，Ｒ４が高電位に保たれることから、Ｒ２をゲー
ト入力とするメモリＭＯＳＦＥＴ群５のうち、ェンハン
スメント型ＭＯＳＦＥＴＥ２４をオフさせ、その他のメ
モリＭＯＳＦＥＴをオンにさせる。今サンプリング用Ｍ
ＯＳＦＥＴ Ｅｓ２がオンしており、またＤ２２はデプ
レション型ＭＯＳＦＥＴで形成されてオン状態にあり、
同一列のその他のＭＯＳＦＥＴＥ，２，Ｄ３２，Ｅ４２
がいずれもオンしているため、出力線○。にクロツクパ
ルスマ，によってプリチャ−ジされた電荷はＥｓ２，Ｄ
，２，Ｄ２２，Ｄ３２及びＥ４２を通して接地線へディ
スチャージされる。上記のようにメモリＭＯＳＦＥＴが
ェンハンスメント型がデプレョン型かでＲＯＭデータを
区別する縦型ＲＯＭに対して、ェンハンスメント型ＭＯ
ＳＦＥＴ Ｅｓｊにゲート入力としてプリチャージ用ク
ロツクパルスＪ，に同期した信号を入力してメモリマト
リクスの各列を選択するため、列選択と出力線のデイス
チヤージを１個のェンハンスメント型ＭＯＳＦＥＴで形
成し、サンプリング用の特別なＭＯＳＦＥＴを必要とし
ない利点がある。
またェンハンスメント型ＭＯＳＦＥＴ Ｅｓｊは各直列
メモリＭＯＳＦＥＴ列の出力側に設けられているため、
プリチャージ、ディスチャージの容量が低減され、前記
の特徴と合わせて読み出し時間とサイクル時間の短縮を
図り得る。更に第４図に示した？，，Ｒ，〜Ｒ４，Ｇ，
〜Ｇ４のタイミングで信号が与えられることにより、電
源から接地線までの直流経路を無くして低消費電力化が
図られる。上記第３図に示した基本回路構成について、
出力線当りのメモリ容量の増加は、縦型ＲＯＭ内のメモ
リＭＯＳＦＥＴの直列個数を増す方法と、縦型ＲＯＭの
並列個数を増す方法があり、読み出し速度と集積度に関
連していずれが採用されるかは柔軟性がある。
メモリＭＯＳＦＥＴ列の出力側に設けられているため、
プリチャージ、ディスチャージの容量が低減され、前記
の特徴と合わせて読み出し時間とサイクル時間の短縮を
図り得る。更に第４図に示した？，，Ｒ，〜Ｒ４，Ｇ，
〜Ｇ４のタイミングで信号が与えられることにより、電
源から接地線までの直流経路を無くして低消費電力化が
図られる。上記第３図に示した基本回路構成について、
出力線当りのメモリ容量の増加は、縦型ＲＯＭ内のメモ
リＭＯＳＦＥＴの直列個数を増す方法と、縦型ＲＯＭの
並列個数を増す方法があり、読み出し速度と集積度に関
連していずれが採用されるかは柔軟性がある。
更にＲＯＭの大容量化を目指す場合はＲＯＭの出力線単
位の増加も採用し得る。第５図は上記基本回路構成に基
いて、直並列構成のＲＯＭ単位でメモリ容量の増加を図
った実施例を示し、出力線当り９ビット３出力線のＲＯ
Ｍを示す。同実施例では、第３図において並列に構成さ
れていた直列メモリＭＯＳＦＥＴ列を出力線０，，０２
，０３単位で同一直線状に形成し、読み出し速度の大幅
な俵性を伴うことなくＲＯＭの大容量化を可能にする。
尚上記のように直並列構成のＲＯＭを直線状に形成する
際、シリコンゲートプロセスを利用することにより、出
力線の配線をメタル配線としてＭＯＳＦＥＴ上を活用す
ることができる。第５図実施例はＣＭＯＳ構造で形成さ
れ、プリチャージ用のェンハンスメント型ＭＯＳＦＥＴ
Ｂｐ，，Ｅｐ２，Ｅｐ３をＰチャンネルＭＯＳＦＥＴ
、メモリマトリクス部分はＮチャネルＭＯＳＦＥＴで構
成され、クロツクパルスぐ，及びゲート入力信号Ｇ，〜
Ｇ３，Ｒ，〜Ｒ３が与えられることによって同様にＲＯ
Ｍデータの読み出し動作が実行される。
位の増加も採用し得る。第５図は上記基本回路構成に基
いて、直並列構成のＲＯＭ単位でメモリ容量の増加を図
った実施例を示し、出力線当り９ビット３出力線のＲＯ
Ｍを示す。同実施例では、第３図において並列に構成さ
れていた直列メモリＭＯＳＦＥＴ列を出力線０，，０２
，０３単位で同一直線状に形成し、読み出し速度の大幅
な俵性を伴うことなくＲＯＭの大容量化を可能にする。
尚上記のように直並列構成のＲＯＭを直線状に形成する
際、シリコンゲートプロセスを利用することにより、出
力線の配線をメタル配線としてＭＯＳＦＥＴ上を活用す
ることができる。第５図実施例はＣＭＯＳ構造で形成さ
れ、プリチャージ用のェンハンスメント型ＭＯＳＦＥＴ
Ｂｐ，，Ｅｐ２，Ｅｐ３をＰチャンネルＭＯＳＦＥＴ
、メモリマトリクス部分はＮチャネルＭＯＳＦＥＴで構
成され、クロツクパルスぐ，及びゲート入力信号Ｇ，〜
Ｇ３，Ｒ，〜Ｒ３が与えられることによって同様にＲＯ
Ｍデータの読み出し動作が実行される。
尚本実施例ではサンプリング用ゲート入力信号Ｇ，〜○
３がアドレスデコーダ回路ＡＤから与えられるが、ＣＭ
ＯＳで綾成されることにより、アドレスデコーダ回路Ａ
ＤがＰチャンネルＭＯＳＦＥＴで構成することができ、
このためデコーダの占める面積を節減することができる
。第６図は上記アドレスデコーダ回路ＡＤの各部の信号
を示す。以上本発明によれば、直列メモリＭＯＳＦＥＴ
列に直列に援続されたェンハンスメント型ＭＯＳＦＥＴ
のゲートに、出力線プリチャージ動作に同期したゲート
入力信号を与えることにより、出力線のプリチャージ電
荷のディスチャージ動作と直列メモリＭＯＳＦＥＴ列の
選択を制御することができ、前記従来回路の欠点ｉ）〜
のを除去することができて読み出し速度の速い読み出し
専用メモＩＪを得ることができる。
３がアドレスデコーダ回路ＡＤから与えられるが、ＣＭ
ＯＳで綾成されることにより、アドレスデコーダ回路Ａ
ＤがＰチャンネルＭＯＳＦＥＴで構成することができ、
このためデコーダの占める面積を節減することができる
。第６図は上記アドレスデコーダ回路ＡＤの各部の信号
を示す。以上本発明によれば、直列メモリＭＯＳＦＥＴ
列に直列に援続されたェンハンスメント型ＭＯＳＦＥＴ
のゲートに、出力線プリチャージ動作に同期したゲート
入力信号を与えることにより、出力線のプリチャージ電
荷のディスチャージ動作と直列メモリＭＯＳＦＥＴ列の
選択を制御することができ、前記従来回路の欠点ｉ）〜
のを除去することができて読み出し速度の速い読み出し
専用メモＩＪを得ることができる。
特に大容量の記憶装置を構成する場合に、従来の記憶装
置における問題点を解決し、集積度の面でも著しく有利
なＲＯＭ装置を得ることができる。
置における問題点を解決し、集積度の面でも著しく有利
なＲＯＭ装置を得ることができる。
第１図及び第２図は従来例を示す縦型ＲＯＭ回路図、第
３図は本発明による実施例を示す基本回路構成図、第４
図は同実施例の動作を説明するための信号波形図、第５
図は本発明による基本回路構成図に基いた実施例を示す
回路図、第６図は同実施例のアドレスデコーダの各端子
における信号波形図である。 １：メモリマトリクス、Ｅｓ，〜Ｅｓ４：サンプリング
用ＭＯＳＦＥＴ、Ｅｐ：プリチャージ用ェンハンスメン
トＭＯＳＦＥＴ、０。 ：出力線、Ｇ，〜Ｇ４：サンプリング用ゲート入力信号
、Ｒ，〜Ｒ４：メモリＭＯＳＦＥＴゲート入力信号。第
１図 第２図 第４図 第３図 第６図 第５図
３図は本発明による実施例を示す基本回路構成図、第４
図は同実施例の動作を説明するための信号波形図、第５
図は本発明による基本回路構成図に基いた実施例を示す
回路図、第６図は同実施例のアドレスデコーダの各端子
における信号波形図である。 １：メモリマトリクス、Ｅｓ，〜Ｅｓ４：サンプリング
用ＭＯＳＦＥＴ、Ｅｐ：プリチャージ用ェンハンスメン
トＭＯＳＦＥＴ、０。 ：出力線、Ｇ，〜Ｇ４：サンプリング用ゲート入力信号
、Ｒ，〜Ｒ４：メモリＭＯＳＦＥＴゲート入力信号。第
１図 第２図 第４図 第３図 第６図 第５図
Claims (1)
- １ エンハンスメント型ＭＯＳＦＥＴ及びデプレシヨン
型ＭＯＳＦＥＴを直列に接続した直列メモリＭＯＳＦＥ
Ｔ列を複数並列に備え、且つ１出力線当りの直並列メモ
リＭＯＳＦＥＴを同一直線状に形成してなるメモリマト
リクスと、上記各直列メモリＭＯＳＦＥＴ列毎に出力線
との間に挿入されて直列メモリＭＯＳＦＥＴ列を選択す
るサンプリング用エンハンスメント型ＭＯＳＦＥＴと、
直並列メモリマトリクスの１出力線毎に接続されて出力
線のプリチヤージを制御するエンハンスメント型ＭＯＳ
ＦＥＴとを備え、該プリチヤージ用エンハンスメント型
ＭＯＳＦＥＴのゲート入力信号に同期したタイミング信
号を上記サンプリング用エンハンスメント型ＭＯＳＦＥ
Ｔのゲートに入力して直列メモリＭＯＳＦＥＴ列の選択
と出力線のデイスチヤージを制御することを特徴とする
レシオレス型半導体読み出し専用メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55009549A JPS6028080B2 (ja) | 1980-01-29 | 1980-01-29 | 半導体読み出し専用メモリ |
| US06/229,508 US4404654A (en) | 1980-01-29 | 1981-01-29 | Semiconductor device system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55009549A JPS6028080B2 (ja) | 1980-01-29 | 1980-01-29 | 半導体読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56107396A JPS56107396A (en) | 1981-08-26 |
| JPS6028080B2 true JPS6028080B2 (ja) | 1985-07-02 |
Family
ID=11723350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55009549A Expired JPS6028080B2 (ja) | 1980-01-29 | 1980-01-29 | 半導体読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028080B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586589A (ja) * | 1981-07-01 | 1983-01-14 | Hitachi Ltd | 論理回路 |
| US4570239A (en) * | 1983-01-24 | 1986-02-11 | Motorola, Inc. | Series read-only-memory having capacitive bootstrap precharging circuitry |
-
1980
- 1980-01-29 JP JP55009549A patent/JPS6028080B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56107396A (en) | 1981-08-26 |
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