JPS6028100A - 不揮発性半導体メモリ素子の書込み回路 - Google Patents
不揮発性半導体メモリ素子の書込み回路Info
- Publication number
- JPS6028100A JPS6028100A JP58136106A JP13610683A JPS6028100A JP S6028100 A JPS6028100 A JP S6028100A JP 58136106 A JP58136106 A JP 58136106A JP 13610683 A JP13610683 A JP 13610683A JP S6028100 A JPS6028100 A JP S6028100A
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- JP
- Japan
- Prior art keywords
- memory element
- voltage
- semiconductor memory
- fluctuation
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の分野
本発明は不揮発性半導体メモリ素子の誓込み回路に関す
る。
る。
（２）従来技術の説明
従来、不揮発性半導体メモリ素子の安定に畳込む方法と
して畳込み時に不渾発性牛導体メモリ素子のソースに一
足電圧を印加する方法が広く用いられているが、この−
足電圧を作り出す誓込み回路は、第１図のように構成さ
れる。第１図を説明するとメモリ素子Ｍ′１のソース電
圧■８を入力とする反転器ＩＮＶＩと、この反転器ＩＮ
ＶＩの出力とする反転器ＩＮＶ２の出力ＶＧを絶縁ゲー
ト型奄界効来トランジスタ（以下ＩＧＦＥＴとする）Ｍ
２のゲートにａｈし、ドレインをＭｌのソースと接続し
、ソースを接地して成る。
して畳込み時に不渾発性牛導体メモリ素子のソースに一
足電圧を印加する方法が広く用いられているが、この−
足電圧を作り出す誓込み回路は、第１図のように構成さ
れる。第１図を説明するとメモリ素子Ｍ′１のソース電
圧■８を入力とする反転器ＩＮＶＩと、この反転器ＩＮ
ＶＩの出力とする反転器ＩＮＶ２の出力ＶＧを絶縁ゲー
ト型奄界効来トランジスタ（以下ＩＧＦＥＴとする）Ｍ
２のゲートにａｈし、ドレインをＭｌのソースと接続し
、ソースを接地して成る。
Ｍｌに畳込みを行なう場合Ｍ１のトレインに曹込み＾電
圧Ｖｗ、Ｄ、、Ｍ １のゲートに晋込み高電圧Ｖ←Ｇを
印加する。畳込み時にメモリ素子を流れる電流ＩＭはＭ
２を通して接地電位に流れ出す。この時のソース′成圧
ＶｓはＩＭとＭ２＝１流れる篭流工２とが平衡する時の
電位になる。
圧Ｖｗ、Ｄ、、Ｍ １のゲートに晋込み高電圧Ｖ←Ｇを
印加する。畳込み時にメモリ素子を流れる電流ＩＭはＭ
２を通して接地電位に流れ出す。この時のソース′成圧
ＶｓはＩＭとＭ２＝１流れる篭流工２とが平衡する時の
電位になる。
通常Ｖｓは０．５ Ｖ〜１．０■に設定される。
書込みの時、メモリ素子を流れる電流ＩＭは、ＶＷＧの
大きさによシ大きく変化する。この書込み回路は、ＩＭ
の大小にかかわらずＶｓｉ一定電圧に保つことを目的と
する回路であ、９、Ｖ’ｓを一定電圧にする事によ）メ
モリ素子の安定な誓込みを実現する。
大きさによシ大きく変化する。この書込み回路は、ＩＭ
の大小にかかわらずＶｓｉ一定電圧に保つことを目的と
する回路であ、９、Ｖ’ｓを一定電圧にする事によ）メ
モリ素子の安定な誓込みを実現する。
この回路はＩＭの変動を、■Ｓの変動に変換して、この
Ｖｓの変動を１ＮＶ１．ＩＮＶ２で増巾し、この増巾さ
れた電圧で必るＶｃをｒ１４２のゲートに印加する串に
よシ、■Ｓの変ｍを抑える。これによ５ＩＭの変動に対
してＶｓＱ一定電圧に保つ。しかしこの回路の欠点は、
工Ｍの変動に対してＶｓの変動を完全に抑える事が難し
い事である。
Ｖｓの変動を１ＮＶ１．ＩＮＶ２で増巾し、この増巾さ
れた電圧で必るＶｃをｒ１４２のゲートに印加する串に
よシ、■Ｓの変ｍを抑える。これによ５ＩＭの変動に対
してＶｓＱ一定電圧に保つ。しかしこの回路の欠点は、
工Ｍの変動に対してＶｓの変動を完全に抑える事が難し
い事である。
Ｖｓの変動を完全に抑えるにはＩＮＶＩ、ＩへＶ２゜の
ゲイン（増中度）を大きくする必要があシ、このゲイン
全人きくすると、ＩＮＶＩ、ＩＮＶ２゜Ｍ２による３段
反転器によ多構成されるためＶｓの変動に対してＩＮＶ
Ｉ、ＩＮ’Ｖ２の出力及びＶＧが発振する危険がおる。
ゲイン（増中度）を大きくする必要があシ、このゲイン
全人きくすると、ＩＮＶＩ、ＩＮＶ２゜Ｍ２による３段
反転器によ多構成されるためＶｓの変動に対してＩＮＶ
Ｉ、ＩＮ’Ｖ２の出力及びＶＧが発振する危険がおる。
発振が起こるとＶｓ自身も発振し、メモリ素子の畳込み
に支障をきたす。この発振を石けるためにケインを小さ
くするとＩＭの変動に対して、Ｖｓｌ一定電圧にする華
か不可能になシ、ある程度Ｖｓが変動する串になる。完
全に発振ｔさけるようにするとケインをかなシ小さくし
なければならなくなシ、ＩＭの変動に対してＶｓがかな
シ変動する。
に支障をきたす。この発振を石けるためにケインを小さ
くするとＩＭの変動に対して、Ｖｓｌ一定電圧にする華
か不可能になシ、ある程度Ｖｓが変動する串になる。完
全に発振ｔさけるようにするとケインをかなシ小さくし
なければならなくなシ、ＩＭの変動に対してＶｓがかな
シ変動する。
このように従来の１込り回路は、電気的特性が良くなく
更に構成するのに必資な絶縁ケート型電界効界トランジ
スタ（ＩＧＦＥＴ）の数が多いという欠点があった。
更に構成するのに必資な絶縁ケート型電界効界トランジ
スタ（ＩＧＦＥＴ）の数が多いという欠点があった。
（３）発明の目的
本発明は、一定電圧を安定に供鞄する都が可能で、更に
構成するに必要なＩＧＦＥ’ｌ”か少なくててもよい書
込み回路を提供１゛ることにある。
構成するに必要なＩＧＦＥ’ｌ”か少なくててもよい書
込み回路を提供１゛ることにある。
（４）発明の構成の欣明
本発明の％徴は、浮遊ケートを壱する不揮発性半導体メ
モリ素子を複数個配列する半導体装置において、前記不
揮発性半導体メモリ素子と異なる第２のチャンネル型の
絶縁ゲート型電界効果トランジスタのゲートに前記不揮
発性半導体メモリ素子のソースを接続し、前記帛２のチ
ャンネル型絶縁ケート型電界効釆トランジスチのソース
を接地し、ドレインを抵抗性菓子を介して電源に接続し
、前記不揮発性半導体と同チャンネル型の絶縁ゲート型
電界効果トシンジスタのドレイン全前記不弾発性牛導体
メモリ素子のソースと接続し、ゲートを前記第２チヤン
ネル型絶縁ゲートｆＪ１電界効果トランジスタのドレイ
ンと接続し、ソースを接地して構成きれる。
モリ素子を複数個配列する半導体装置において、前記不
揮発性半導体メモリ素子と異なる第２のチャンネル型の
絶縁ゲート型電界効果トランジスタのゲートに前記不揮
発性半導体メモリ素子のソースを接続し、前記帛２のチ
ャンネル型絶縁ケート型電界効釆トランジスチのソース
を接地し、ドレインを抵抗性菓子を介して電源に接続し
、前記不揮発性半導体と同チャンネル型の絶縁ゲート型
電界効果トシンジスタのドレイン全前記不弾発性牛導体
メモリ素子のソースと接続し、ゲートを前記第２チヤン
ネル型絶縁ゲートｆＪ１電界効果トランジスタのドレイ
ンと接続し、ソースを接地して構成きれる。
（５）実施例
以下、本発明を図面を用いて説明する。
第２図は本究明の実施例でめる。浮遊ゲートを有する不
揮発性半導体メモリ糸子Ｍｂ、（ｎチャンネル型）と異
なる第２のチャンネル型（Ｐテヤノネル型）のｌＧ１１
’ＥＴ Ｍｂ３のゲートにＭｂ、のソースを接続し、Ｍ
ｂ３のソースを接地し、このドレインを抵抗Ｒ１を介し
て電源ＶＣＣに接続し、Ｍｂ、と同チャンネルｍ（ｎチ
ャンネル型）のＩＧＦＥＴ Ｍｂ２のドレインを〜ｌｂ
Ｉのソースと接続し、ゲートをＭｂ２のドレインと接続
し、ソースを接地して成る。
揮発性半導体メモリ糸子Ｍｂ、（ｎチャンネル型）と異
なる第２のチャンネル型（Ｐテヤノネル型）のｌＧ１１
’ＥＴ Ｍｂ３のゲートにＭｂ、のソースを接続し、Ｍ
ｂ３のソースを接地し、このドレインを抵抗Ｒ１を介し
て電源ＶＣＣに接続し、Ｍｂ、と同チャンネルｍ（ｎチ
ャンネル型）のＩＧＦＥＴ Ｍｂ２のドレインを〜ｌｂ
Ｉのソースと接続し、ゲートをＭｂ２のドレインと接続
し、ソースを接地して成る。
本回路の動作説明をする。
畳込み時に、メモリ素子ｆＶｆｂ、を遡して流ｎる電流
ＩＭ２が変動する場合ＩＭ、の変動がＶｓ２の電圧変動
を住じるか、とのＶｓ２の電圧変動をＲ１とＭｂ。
ＩＭ２が変動する場合ＩＭ、の変動がＶｓ２の電圧変動
を住じるか、とのＶｓ２の電圧変動をＲ１とＭｂ。
によ多構成される正転器（増巾器）によシ瑠申し、更に
Ｍｂ、のコンダクタンスｆ１ｍの変化に変換する争によ
り、ＩＭ２の震動に対してＶｓ、の電圧変動を極力押え
る動作が起こシＶ８２は一定電圧にだもたれる。
Ｍｂ、のコンダクタンスｆ１ｍの変化に変換する争によ
り、ＩＭ２の震動に対してＶｓ、の電圧変動を極力押え
る動作が起こシＶ８２は一定電圧にだもたれる。
たとえば１Ｍ２が大きくなつｆｃ場合を考えると、ＩＭ
２が大きくなっｆｃ場合を考えると、ＩＭ、の増大によ
、！ｔＶＳｔが上昇し、Ｍｂ、はＰチャンネル型ＩＧＦ
’ＥＴはＰチャンネル型ＩＧＦＥＴであるためＭｂ。
２が大きくなっｆｃ場合を考えると、ＩＭ、の増大によ
、！ｔＶＳｔが上昇し、Ｍｂ、はＰチャンネル型ＩＧＦ
’ＥＴはＰチャンネル型ＩＧＦＥＴであるためＭｂ。
のｇｍは小ちくなシ、Ｒ１とＩｖｊｂｓとの接点電圧Ｖ
ｃ、は上昇する。νＧ２の上昇によりＭｂ、ののηが大
きくな！ｌ Ｖｓ２を下げる働き葡する。このように
ＩＭ、が上昇するとＲ１とＭｂ３によ多構成される正転
器は増巾器によｐ Ｖｓ２を下ける働きが起こる。
ｃ、は上昇する。νＧ２の上昇によりＭｂ、ののηが大
きくな！ｌ Ｖｓ２を下げる働き葡する。このように
ＩＭ、が上昇するとＲ１とＭｂ３によ多構成される正転
器は増巾器によｐ Ｖｓ２を下ける働きが起こる。
工Ｍ２が減少した１仕は、逆でＶｓ、が低くなシ、これ
によｐＶａ２が低くなｊ５ｍｂ、のｇｍが小ざくなｐＭ
ｂ２のｇｍ変化によシＶｓ、金上ける働きをする。
によｐＶａ２が低くなｊ５ｍｂ、のｇｍが小ざくなｐＭ
ｂ２のｇｍ変化によシＶｓ、金上ける働きをする。
このようにしてＩＭ、の変動に対してもＶｓ２は−に電
圧が保たれる。またこの回路ｉ１：２段の正転器である
ため、発振が起とシにくく、安定な回路が実現できる。
圧が保たれる。またこの回路ｉ１：２段の正転器である
ため、発振が起とシにくく、安定な回路が実現できる。
また回路？：俗成するに必要なＩＧＦＥＴが少なくてよ
い。
い。
（６ン 発明の効果
このように本発明の畳込み回路は、メモリ素子のソース
に常圧一定電圧を印加するφが可能で、更に発振が胸こ
シにくく安定な回路でめシ、更に回路を構成するに必要
なＩＧＦＥ’ｌ’が少なくてよいという利点がある。
に常圧一定電圧を印加するφが可能で、更に発振が胸こ
シにくく安定な回路でめシ、更に回路を構成するに必要
なＩＧＦＥ’ｌ’が少なくてよいという利点がある。
最近浮遊ゲートを有する不揮発性半導体メモリ系子を用
いたＵＶ−ＦＲＯＭは消ｇｔ電力を押えるためにメモリ
素子を除いた周辺回路を０ＭＯ８によシ構成する傾向が
大きくなっている。本発明は、０ＭＯ８によシ構成され
るためこのような周辺回路を０ＭＯ８により構成された
ＵＶ−ＦＲＯＭに多く用いられる。
いたＵＶ−ＦＲＯＭは消ｇｔ電力を押えるためにメモリ
素子を除いた周辺回路を０ＭＯ８によシ構成する傾向が
大きくなっている。本発明は、０ＭＯ８によシ構成され
るためこのような周辺回路を０ＭＯ８により構成された
ＵＶ−ＦＲＯＭに多く用いられる。
本実絶倒では回路構成に抵抗を用いたがＩＧＦＥＴを抵
抗のかわりに用いても同様である。
抗のかわりに用いても同様である。
第１図は従来の書込み回路の回＃６慣敗図、第２図は本
発明の実施例の回路構成図である。 なお図において、λｉｌ、Δｌｂ、・・・・・・不揮発
性半導体メモリ系子、ＩＭ、 ＩＭ２・・・・・・不揮
発性半導体メモリ素子を流れる電流、”２． ｈｉｂ、
・・・・・・ｎチャンネル型■ＧＦＥＴ１Ｎ１ｂｓ・・
・・・・Ｐチａ（７ネルｑ Ｉ ＧＦ”Ｅ’ｉ’。 Ｒ１・・・・・・抵抗、Ｖｓ、 Ｖｓ、・・・・・・不
揮発性半導体メモリ素子のソース電圧、Ｖｃ、 Ｖｃ２
・・・・・・円方電圧、ＩＮＶＩ、ＩＩＪＶ２・・・・
・・反転器、■２・・・・・・鳩を流れる電流、ＶＷＤ
、 ＶｗＤ２・・・・・・不揮発性半導体メモリ素子の
ドレインに開力ａする曹込翫圧、Ｖｗａ、 Ｖｗｃ、・
・・・・・不揮発性メモリ菓子のフートに印加する畳込
み電圧、でるる。 力ｌ閃 １陶 躬２閉 土 Ｌ−−一一一一 一コ 督 ■ ■ 一」
発明の実施例の回路構成図である。 なお図において、λｉｌ、Δｌｂ、・・・・・・不揮発
性半導体メモリ系子、ＩＭ、 ＩＭ２・・・・・・不揮
発性半導体メモリ素子を流れる電流、”２． ｈｉｂ、
・・・・・・ｎチャンネル型■ＧＦＥＴ１Ｎ１ｂｓ・・
・・・・Ｐチａ（７ネルｑ Ｉ ＧＦ”Ｅ’ｉ’。 Ｒ１・・・・・・抵抗、Ｖｓ、 Ｖｓ、・・・・・・不
揮発性半導体メモリ素子のソース電圧、Ｖｃ、 Ｖｃ２
・・・・・・円方電圧、ＩＮＶＩ、ＩＩＪＶ２・・・・
・・反転器、■２・・・・・・鳩を流れる電流、ＶＷＤ
、 ＶｗＤ２・・・・・・不揮発性半導体メモリ素子の
ドレインに開力ａする曹込翫圧、Ｖｗａ、 Ｖｗｃ、・
・・・・・不揮発性メモリ菓子のフートに印加する畳込
み電圧、でるる。 力ｌ閃 １陶 躬２閉 土 Ｌ−−一一一一 一コ 督 ■ ■ 一」
Claims (1)
- 浮遊ゲートを有する一導電型の不揮発性半導体メモリ素
子を複数個配列する半導体装置において、通導を型トラ
ンジスタのゲートに前記不揮発性半導体メモリ素子のソ
ースを接続し、前記逆導電型トランジスタのソースを接
地しドレインを抵抗性素子を介して電源に接続し、導電
型トランジスタのドレイン全前記不揮発性半導体メモリ
素子のソースと接続し、ゲートを前記逆導電型トランジ
スタのドレインと接続しソースを接地して構成される事
を特徴とする不揮発性半導体メモリ素子の畳込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136106A JPS6028100A (ja) | 1983-07-26 | 1983-07-26 | 不揮発性半導体メモリ素子の書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136106A JPS6028100A (ja) | 1983-07-26 | 1983-07-26 | 不揮発性半導体メモリ素子の書込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028100A true JPS6028100A (ja) | 1985-02-13 |
Family
ID=15167417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58136106A Pending JPS6028100A (ja) | 1983-07-26 | 1983-07-26 | 不揮発性半導体メモリ素子の書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028100A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002160987A (ja) * | 2000-11-21 | 2002-06-04 | Ottoo:Kk | 家畜糞尿等の廃棄物を肥料にする装置 |
| WO2008000007A1 (de) | 2006-06-27 | 2008-01-03 | Nxp B.V. | Elektroakustischer wandler |
-
1983
- 1983-07-26 JP JP58136106A patent/JPS6028100A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002160987A (ja) * | 2000-11-21 | 2002-06-04 | Ottoo:Kk | 家畜糞尿等の廃棄物を肥料にする装置 |
| WO2008000007A1 (de) | 2006-06-27 | 2008-01-03 | Nxp B.V. | Elektroakustischer wandler |
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