JPS6028230A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6028230A JPS6028230A JP58136951A JP13695183A JPS6028230A JP S6028230 A JPS6028230 A JP S6028230A JP 58136951 A JP58136951 A JP 58136951A JP 13695183 A JP13695183 A JP 13695183A JP S6028230 A JPS6028230 A JP S6028230A
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- Japan
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- exposure
- film
- regions
- area
- pattern
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/20—Exposure; Apparatus therefor
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、大面積チップのパターン形成に適した半導体
装置の製造方法に関する。
装置の製造方法に関する。
近年、ＬＳＩ製造技術の発展は目覚ましく、その集積度
は益々増大している。このような集積度の増大は、微細
な寸法のレジストパターンを形成する露光技術の進歩に
よるところが太きい。
は益々増大している。このような集積度の増大は、微細
な寸法のレジストパターンを形成する露光技術の進歩に
よるところが太きい。
現在最も広（ＬＳＩの製造に用いられているのは、ウェ
ハ・ステラ・ぐと称される露光装置であり、この装置で
はレチクル上に形成されたマスクパターンを例えば１１
５〜１／１０に縮少してウェハ上に塗布されたレゾスト
に転写し、これをウェハ上に次々と位置を変えて露光す
る方式（ステッノ・アンド・リピート方式）が採られて
いる。
ハ・ステラ・ぐと称される露光装置であり、この装置で
はレチクル上に形成されたマスクパターンを例えば１１
５〜１／１０に縮少してウェハ上に塗布されたレゾスト
に転写し、これをウェハ上に次々と位置を変えて露光す
る方式（ステッノ・アンド・リピート方式）が採られて
いる。
このような光露光技術では、現在的１〔μｍ〕程度の最
小線幅が正確に形成されるようになっており、さらに最
小線幅０．７〜０．５〔μｍ〕の実現に向けて技術開発
が進んでいる。
小線幅が正確に形成されるようになっており、さらに最
小線幅０．７〜０．５〔μｍ〕の実現に向けて技術開発
が進んでいる。
しかしながら、１回の投影で露光することのできる大き
さを現在のように１０〜１２ （ｔａｎ ）角の大きさ
に保ったままで、解像度を現在の１〔μｍ〕から〜０．
５〔μｍ〕に上げることは極めて困難である。また、例
え０，５〔μｔｎ 〕の解像度で１２ ［： ｒｍｎ
：］角の露光領域が得られたとしても、ＬＳＩのチップ
面積は年々増加の傾向にあり、１２ ［ｍｍ ：３角以
上の大きなチップには対応できなくなる。このため、Ｌ
ＳＩのチップ面積増大化には多大な困難が伴った。
さを現在のように１０〜１２ （ｔａｎ ）角の大きさ
に保ったままで、解像度を現在の１〔μｍ〕から〜０．
５〔μｍ〕に上げることは極めて困難である。また、例
え０，５〔μｔｎ 〕の解像度で１２ ［： ｒｍｎ
：］角の露光領域が得られたとしても、ＬＳＩのチップ
面積は年々増加の傾向にあり、１２ ［ｍｍ ：３角以
上の大きなチップには対応できなくなる。このため、Ｌ
ＳＩのチップ面積増大化には多大な困難が伴った。
そこで最近、チップ面積が大きい場合には、チップ領域
を複数の露光領域に分割しそれぞれ別々に露光して１つ
の大きなチップを形成する方法が検討されている。
を複数の露光領域に分割しそれぞれ別々に露光して１つ
の大きなチップを形成する方法が検討されている。
第１図はこの分割露光を説明する図である。
同図において４１はレチクルでＸ方向に移動可能である
。４２はレンズ、４３はウェハーでｘｙＸ方向機械的に
移動する。レチクルＡＰ光時は、ウェハー４３のみ移動
し、ここでは６チツゾ露光される。レチクルＢ露光時は
、レチクルＡの位置にレチクル４１が移動する。ウェハ
ー上のＡ領域におけるマスクの重ね合せは、Ａ領域に形
成済のマーカーと、これから露光するレチクル像を上か
ら透視することによって為されるので（例えば透視時に
はマーカー付近のみ光が当てられる）位置ずれは全んど
生じない。
。４２はレンズ、４３はウェハーでｘｙＸ方向機械的に
移動する。レチクルＡＰ光時は、ウェハー４３のみ移動
し、ここでは６チツゾ露光される。レチクルＢ露光時は
、レチクルＡの位置にレチクル４１が移動する。ウェハ
ー上のＡ領域におけるマスクの重ね合せは、Ａ領域に形
成済のマーカーと、これから露光するレチクル像を上か
ら透視することによって為されるので（例えば透視時に
はマーカー付近のみ光が当てられる）位置ずれは全んど
生じない。
しかし、ウェハー上のＡ、Ｂ領域間は、ウェハーの機械
的移動に基づくずれが生ずる。即ち、この方法では各露
光領域の相対的な位置ずれにより、各領域の境界部で不
都合が生じると云う問題がある。
的移動に基づくずれが生ずる。即ち、この方法では各露
光領域の相対的な位置ずれにより、各領域の境界部で不
都合が生じると云う問題がある。
以下、上記問題をＭ配線パターン形成を例にとり説明す
る。第２図（、）〜（ｃ）は２つの露光領域１．２の境
界部（図中ｔ −ｔ’の破線で示す）付近の一部を拡大
して示す平面図で、１本のＡｔ配線３，３′に生じた３
つの不良の例を示すものである。第２図（ａ）は２つの
領域１，２がＹ方向にずれたためＡｔ配線３，３′が接
続されていない状態であり、同図（ｂ）はＡｔ配線３，
３′がＸ方向及びＹ方向にずれて接続されていない状態
である。
る。第２図（、）〜（ｃ）は２つの露光領域１．２の境
界部（図中ｔ −ｔ’の破線で示す）付近の一部を拡大
して示す平面図で、１本のＡｔ配線３，３′に生じた３
つの不良の例を示すものである。第２図（ａ）は２つの
領域１，２がＹ方向にずれたためＡｔ配線３，３′が接
続されていない状態であり、同図（ｂ）はＡｔ配線３，
３′がＸ方向及びＹ方向にずれて接続されていない状態
である。
また、第２図（ｃ）は領域１，２がＹ方向に僅かにずれ
てＡｔ配線３，３′は接続されているが、その接続部で
細く疫っている状態を示している。この場合、配線の信
頼性が低下し、長時間電流を流し続けると接続部で断線
が生じることになる。
てＡｔ配線３，３′は接続されているが、その接続部で
細く疫っている状態を示している。この場合、配線の信
頼性が低下し、長時間電流を流し続けると接続部で断線
が生じることになる。
この問題の対策として、第３図に示す様に７４ターン３
，３′端部を幅広にし、かつ相手領域に飛び出させる事
が考えられた。しかしながら、パターンのピッチをかな
シ拡大せねばならない為、高密度化には問題があった。
，３′端部を幅広にし、かつ相手領域に飛び出させる事
が考えられた。しかしながら、パターンのピッチをかな
シ拡大せねばならない為、高密度化には問題があった。
以上のような理由で、現在のＬＳＩ製造技術では、微細
な・ぐターンで大きなＬＳＩチップを実現することは困
難であった。
な・ぐターンで大きなＬＳＩチップを実現することは困
難であった。
本発明の目的は、露光領域のずれに起因するノＲターン
の細りゃ断切れ等を防止することができ、微細なパター
ンで大きなＬＳＩチップを実現し得る半導体装置の製造
方法を提供することにある。
の細りゃ断切れ等を防止することができ、微細なパター
ンで大きなＬＳＩチップを実現し得る半導体装置の製造
方法を提供することにある。
本発明の骨子は、露光領域間に接続領域を設け、この接
続領域を荷電ビームで直接描画することにより、露光領
域のずれを補正することにある。
続領域を荷電ビームで直接描画することにより、露光領
域のずれを補正することにある。
す々わち本発明は、レチクル上に形成されたノ４ターン
を半導体ウェハ上に縮小投影して所望の・ぐターンを形
成する半導体装置の製造方法において、ウェハ内の１つ
のチップを露光する際に少なくとも２つの異ったツクタ
ーンを別々に露光し、次いで露光位置を示すパターンを
検出し、この検出情報に基づき１つの露光領域内の所定
の点とこれに隣接する露光領域内の所定の点とを両領域
に亘って接続するパターンを直接描画により形成するよ
うにした方法である。
を半導体ウェハ上に縮小投影して所望の・ぐターンを形
成する半導体装置の製造方法において、ウェハ内の１つ
のチップを露光する際に少なくとも２つの異ったツクタ
ーンを別々に露光し、次いで露光位置を示すパターンを
検出し、この検出情報に基づき１つの露光領域内の所定
の点とこれに隣接する露光領域内の所定の点とを両領域
に亘って接続するパターンを直接描画により形成するよ
うにした方法である。
本発明によれば、チップ領域を複数の露光領域に分割し
ているので、微細／４’ターンの寸法精度を高精度に保
ちながら、任意の大きさの領域を露光することができる
。しかも、露光領域のずれに起因する接続部における・
セターンの細シや断切れ等の問題は、直接描画による接
続部パターン形成によって未然に防止することができる
。このため、集積度の著しく大きな大面積ＬＳＩチップ
を実現することができ、今後の半導体製造技術分野にお
ける有用性は絶大である。
ているので、微細／４’ターンの寸法精度を高精度に保
ちながら、任意の大きさの領域を露光することができる
。しかも、露光領域のずれに起因する接続部における・
セターンの細シや断切れ等の問題は、直接描画による接
続部パターン形成によって未然に防止することができる
。このため、集積度の著しく大きな大面積ＬＳＩチップ
を実現することができ、今後の半導体製造技術分野にお
ける有用性は絶大である。
第４図（、）〜（ｃ）は本発明の一実施例に係わる配線
・！ターン形成工程を示す図である。まず、第４図（、
）に断面図を示す如＜ Ｓｔ基板１１上にＳｔＯ□膜１
２全１２てＡｔ膜１３を被着し、さらに尼膜１３上にＩ
ゾ型レジスト１４を塗布した。ここで、８１基板１１に
は図示しないが所望の素子が形成されているものとする
。また、Ｓｌ基板１１の所定位置にはマスク合わせのた
めの位置合わせ用マーク（図示せず）が形成されている
ものとする。
・！ターン形成工程を示す図である。まず、第４図（、
）に断面図を示す如＜ Ｓｔ基板１１上にＳｔＯ□膜１
２全１２てＡｔ膜１３を被着し、さらに尼膜１３上にＩ
ゾ型レジスト１４を塗布した。ここで、８１基板１１に
は図示しないが所望の素子が形成されているものとする
。また、Ｓｌ基板１１の所定位置にはマスク合わせのた
めの位置合わせ用マーク（図示せず）が形成されている
ものとする。
次に、上記ウェノ）１１の任意のチップ領域を第４図（
ｂ）に示す如く破ｍｍ −ｍ’を境界として例えば２つ
の露光領域１５．１６に分割し、それぞれの領域１５．
１６に縮小投影によシ別々のパターンを露光する。図中
斜線で示す領域１７゜１７′は１回目の投影により、斜
線で示す領域１８ 、１８’は２回目の投影により露光
された部分である。本実施例の場合、レジスト１４がポ
ジ型であるため、上記領域１７．１７’、１８゜１８′
が後の現像で除去されることになる。なお、前記マーク
は露光領域１５．１６のいずれにも予め形成されている
。
ｂ）に示す如く破ｍｍ −ｍ’を境界として例えば２つ
の露光領域１５．１６に分割し、それぞれの領域１５．
１６に縮小投影によシ別々のパターンを露光する。図中
斜線で示す領域１７゜１７′は１回目の投影により、斜
線で示す領域１８ 、１８’は２回目の投影により露光
された部分である。本実施例の場合、レジスト１４がポ
ジ型であるため、上記領域１７．１７’、１８゜１８′
が後の現像で除去されることになる。なお、前記マーク
は露光領域１５．１６のいずれにも予め形成されている
。
次に、電子ビーム露光装置を用い、前記マークの位置を
検出して、露光領域１５．１６の各位置を認識する。こ
のマーク位置検出には、電子ビーム照射によりマークか
ら放出される２次電子を検出する方法やレーザ光を用い
た方法等適宜選択すればよい。次いで、配線となるべき
領域１９，２０のコーナ位置２１，２２，２３゜２４の
各座標を計算する。その後、第４図（Ｃ）に示す如くコ
ーナ位置２１．２２．２３．２４で囲まれる４透彫領域
を残すべく領域２５ 、２５’（図中交差斜線で示す）
を直接描画する。
検出して、露光領域１５．１６の各位置を認識する。こ
のマーク位置検出には、電子ビーム照射によりマークか
ら放出される２次電子を検出する方法やレーザ光を用い
た方法等適宜選択すればよい。次いで、配線となるべき
領域１９，２０のコーナ位置２１，２２，２３゜２４の
各座標を計算する。その後、第４図（Ｃ）に示す如くコ
ーナ位置２１．２２．２３．２４で囲まれる４透彫領域
を残すべく領域２５ 、２５’（図中交差斜線で示す）
を直接描画する。
これ以降は通常の工程通シ、光若しくは電子ビームの照
射された部分のレジストを現像によシ除去し、領域２６
，２７．２８のレジストのみを残す。続いて、残ったレ
ジストをマスクとして用い、例えばリアクティブイオン
エツチングによシＡｔ膜１３を選択エツチングすると、
領域２６．２７．２８の位置に１本のＡｔ配線が領域１
５．２６にまたがって形成されることになる。
射された部分のレジストを現像によシ除去し、領域２６
，２７．２８のレジストのみを残す。続いて、残ったレ
ジストをマスクとして用い、例えばリアクティブイオン
エツチングによシＡｔ膜１３を選択エツチングすると、
領域２６．２７．２８の位置に１本のＡｔ配線が領域１
５．２６にまたがって形成されることになる。
かくして本実施例方法によれば、露光領域ｊ５，１６の
境界ｍ −ｍ’において、それぞれの領域１５．１６の
相対的な位置ずれによシＡｔ配線が細くなったシ断線す
る等のことが全く生じないので、配線の信頼性向上をは
かり得る。
境界ｍ −ｍ’において、それぞれの領域１５．１６の
相対的な位置ずれによシＡｔ配線が細くなったシ断線す
る等のことが全く生じないので、配線の信頼性向上をは
かり得る。
このため、信頼性の高いＬＳＩを製造することが可能と
なる。また、原理的には数多くの露光領域が互いに隣接
して形成される場合にも全く同様に適用できるので、い
かなる大きなチップをも実現することが可能である。し
かも、各露光領域の大きさは解像度が最も良くなるよう
任意に選ぶことができるので、微細ノぐターンを有し太
き々チップ面積を持つ信頼性の高いＬＳＩの製造が可能
である。
なる。また、原理的には数多くの露光領域が互いに隣接
して形成される場合にも全く同様に適用できるので、い
かなる大きなチップをも実現することが可能である。し
かも、各露光領域の大きさは解像度が最も良くなるよう
任意に選ぶことができるので、微細ノぐターンを有し太
き々チップ面積を持つ信頼性の高いＬＳＩの製造が可能
である。
第５図（、）〜（ｆ）は他の実施例の製造工程を示す図
でちる。なお、第４図（、）〜（Ｃ）と同一部分には同
一符号を付して、その詳しい説明は省略中る。
でちる。なお、第４図（、）〜（Ｃ）と同一部分には同
一符号を付して、その詳しい説明は省略中る。
この実施例が先に説明した実施例と異方る点は、光によ
る露光と電子ビームによる描画とを別々のＡＡ膜に対し
て行うことにある。
る露光と電子ビームによる描画とを別々のＡＡ膜に対し
て行うことにある。
まず、前記第４図（ａ）に示す如き試料のチップ領域を
、第６図（ａ）に示す如く先の実施例と同様に２つの露
光領域１５．１６に分割し、これらの領域を縮小投影に
よ如露光する。図中斜線で示す領域３１が１回目の投影
により、斜線で示す領域３２が２回目の投影により露光
された部分である。次いで、レジスト１４を現像し、領
域３１，３２のレゾストを除去し、配線となるべき領域
１９．２０上のみにレジストを残す。
、第６図（ａ）に示す如く先の実施例と同様に２つの露
光領域１５．１６に分割し、これらの領域を縮小投影に
よ如露光する。図中斜線で示す領域３１が１回目の投影
により、斜線で示す領域３２が２回目の投影により露光
された部分である。次いで、レジスト１４を現像し、領
域３１，３２のレゾストを除去し、配線となるべき領域
１９．２０上のみにレジストを残す。
次に、残ったレジストをマスクとして用い、第５図（ｂ
）に示す如＜Ａｔ膜１３をリアクティブ・イオン・エツ
チングによシ選択エツチングする。次いで、＠５図（ｃ
）に示す如く全面にＳ １０２膜３３を被着し、この５
ｉ０２膜３３にコンタクトホール３４゜３５を形成する
。続いて、第５図（ｄ）に示す如く全面にＡｔ膜３６を
被着し、そのよにし・クスト（感電子ビームレジスト）
３７を塗布する。
）に示す如＜Ａｔ膜１３をリアクティブ・イオン・エツ
チングによシ選択エツチングする。次いで、＠５図（ｃ
）に示す如く全面にＳ １０２膜３３を被着し、この５
ｉ０２膜３３にコンタクトホール３４゜３５を形成する
。続いて、第５図（ｄ）に示す如く全面にＡｔ膜３６を
被着し、そのよにし・クスト（感電子ビームレジスト）
３７を塗布する。
次に、先の実施例と同様の手順に従い、第５図（ｅ）に
示す如くコンタクトホール３４，３５を接続するパター
ンを電子ビーム直接描画により描画する。次いで、レジ
スト３７を現像し、Ａｔ膜３６を選択エツチングするこ
とによって、第５図（ｆ）に示す如く２層目のＡｔ配線
が形成されることになる。
示す如くコンタクトホール３４，３５を接続するパター
ンを電子ビーム直接描画により描画する。次いで、レジ
スト３７を現像し、Ａｔ膜３６を選択エツチングするこ
とによって、第５図（ｆ）に示す如く２層目のＡｔ配線
が形成されることになる。
かくして本実施例によれば、先の実施例と同様に領域２
６．２７．２８の位置に１本の尼配線が露光領域１５．
１６にまたがって形成されることになシ、従って先の実
施例と同様の効果が得られる。まだ、光露光と電子ビー
ム描画とでそれぞれ異なるレジストを用いることができ
るので、レジストの選択が極めて容易である。
６．２７．２８の位置に１本の尼配線が露光領域１５．
１６にまたがって形成されることになシ、従って先の実
施例と同様の効果が得られる。まだ、光露光と電子ビー
ム描画とでそれぞれ異なるレジストを用いることができ
るので、レジストの選択が極めて容易である。
さらに、下層のＡｔ膜１３のエツチング後に上層Ａｔ膜
３６のＡターニングのための電子ビーム描画を行うので
、下層Ａｔ膜１３のエツチング後のＡ？ターン角部を検
出して露光領域１５．１６のずれを補正することも可能
である。
３６のＡターニングのための電子ビーム描画を行うので
、下層Ａｔ膜１３のエツチング後のＡ？ターン角部を検
出して露光領域１５．１６のずれを補正することも可能
である。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、ノ（ターン形成すべきものはＡＡ配線に限
るものではなく、拡散層、２すＳｔやＭｏ５ｔ等のシリ
サイド配線、その他ＬＳＩを構成するいかなる層であっ
てもよい。また、前記第４図（ａ）〜（Ｃ）に示した実
施例では光露光及び電 −子ビーム描画を終えてからレ
ジストの現像を行ったが、この工程は何ら限定されるも
のではない。例えば、第４図（ｂ）に示した段階の後、
現像・エツチングを行い、次いで電子ビーム用のレジス
トを塗布し、第４図（ｃ）で示したのと同様な方法で描
画を行い、再び現像エツチングを行うようにしてもよい
。この場合、電子ビーム描画に際し、それぞれの露光領
域の位置検出のだめのパターンとして光露光によって形
成されたＡｔ・母ターンを用いることができるので、電
子ビーム描画によるパターンと光露光によるパターンと
の位置合わせ精度をより高くすることができる。（第６
図） また、露光位置を示すｉＲパターンしては、光露光を行
う際のマスク合わせのためのマークであってもよいし、
電子ビーム描画のために特別に用意されたものでもよい
。さらに、その構造は、Ｓｌ基板上に形成された溝、絶
縁物や７＋９ リＳｔ或いは金属膜で形成された所定の
・リーンであれば何ら差し支えない。また、ポジ型に限
らずネガ型のレジストを用いることができるのは、勿論
のことである。
い。例えば、ノ（ターン形成すべきものはＡＡ配線に限
るものではなく、拡散層、２すＳｔやＭｏ５ｔ等のシリ
サイド配線、その他ＬＳＩを構成するいかなる層であっ
てもよい。また、前記第４図（ａ）〜（Ｃ）に示した実
施例では光露光及び電 −子ビーム描画を終えてからレ
ジストの現像を行ったが、この工程は何ら限定されるも
のではない。例えば、第４図（ｂ）に示した段階の後、
現像・エツチングを行い、次いで電子ビーム用のレジス
トを塗布し、第４図（ｃ）で示したのと同様な方法で描
画を行い、再び現像エツチングを行うようにしてもよい
。この場合、電子ビーム描画に際し、それぞれの露光領
域の位置検出のだめのパターンとして光露光によって形
成されたＡｔ・母ターンを用いることができるので、電
子ビーム描画によるパターンと光露光によるパターンと
の位置合わせ精度をより高くすることができる。（第６
図） また、露光位置を示すｉＲパターンしては、光露光を行
う際のマスク合わせのためのマークであってもよいし、
電子ビーム描画のために特別に用意されたものでもよい
。さらに、その構造は、Ｓｌ基板上に形成された溝、絶
縁物や７＋９ リＳｔ或いは金属膜で形成された所定の
・リーンであれば何ら差し支えない。また、ポジ型に限
らずネガ型のレジストを用いることができるのは、勿論
のことである。
第７図は以上の実施例で用いられる荷電ビーム露光装置
である。５１は電子銃、５１ａはカソード、５１ｂはア
ノード、５２ａ、５２ｂ１５２ｃは電子レンズ、５３は
ブランキング回路、５４は偏向回路、５５はｘｙステー
ジ、５６はステージ駆動系、５７はウェハー、５８はマ
ーカー、５９は電子ビーム、６０は反射電子検出器、６
１は制御回路、６２はツクターン情報記憶回路である。
である。５１は電子銃、５１ａはカソード、５１ｂはア
ノード、５２ａ、５２ｂ１５２ｃは電子レンズ、５３は
ブランキング回路、５４は偏向回路、５５はｘｙステー
ジ、５６はステージ駆動系、５７はウェハー、５８はマ
ーカー、５９は電子ビーム、６０は反射電子検出器、６
１は制御回路、６２はツクターン情報記憶回路である。
ウェハー５７がセットされると各分割露光時に形成され
たマーカー５８（特別に設けたものに限らないのは上述
した通り）に電子ビーム５９が当てられ反射電子検出器
６０により夫々のマーカー位置が検出される。一方、ツ
クターン情報記憶回路６２には少なくとも領域Ａ−Ｄに
対応した各マーカー位置、及び領域Ａ−Ｄ間で接続すべ
き点の位置が記憶されている。従って制御回路６１内で
この記憶情報と、上記検出情報とを比較することにより
、ステージ上に存在しているウェハーの接続すべき点、
そして接続配線の形状が決定される。そしてこの制御回
路６１の情報に基づき、偏向系を制御し、直接描画を行
なう。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。
たマーカー５８（特別に設けたものに限らないのは上述
した通り）に電子ビーム５９が当てられ反射電子検出器
６０により夫々のマーカー位置が検出される。一方、ツ
クターン情報記憶回路６２には少なくとも領域Ａ−Ｄに
対応した各マーカー位置、及び領域Ａ−Ｄ間で接続すべ
き点の位置が記憶されている。従って制御回路６１内で
この記憶情報と、上記検出情報とを比較することにより
、ステージ上に存在しているウェハーの接続すべき点、
そして接続配線の形状が決定される。そしてこの制御回
路６１の情報に基づき、偏向系を制御し、直接描画を行
なう。その他、本発明の要旨を逸脱しない範囲で、種々
変形して実施することができる。
【図面の簡単な説明】
第１図は分割露光を示す図、第２図（ａ）〜（Ｃ）及び
第３図は従来の問題点を説明するための平面図、第４図
（ａ）〜（Ｃ）は本発明の一実施例に係わる配線Ａター
ン形成工程を示す断面図及び平面図、第５図（ａ）〜（
ｆ）は他の実施例工程を説明するための断面図及び平面
図、第６図は他の実施例を説明するための平面図、第７
図は本実施例に用いた装置の断面図である。 １１・・・Ｓｉ基板、１２・・・ＳｉＯ□膜、１３．３
６・・・ｋＡ膜、１４．３７・・・レジスト、１５．１
６・・・露光領域、２６，２７．２８・・・ｋｌ配線領
域。 出願人代理人 弁理士 鈴 江 武 音節１図 第２図 ン・ ノ ｒ−−ｕ−馳−−一慟一−鴫−−１−―−−−− −−
一輪輪一一一、］Ｉ Ｌ−−−−−−Ｌ−−−−−−−、Ｊ 第３図 ■ ■ − 第４図 第５図 第５図 第６図 ムム
第３図は従来の問題点を説明するための平面図、第４図
（ａ）〜（Ｃ）は本発明の一実施例に係わる配線Ａター
ン形成工程を示す断面図及び平面図、第５図（ａ）〜（
ｆ）は他の実施例工程を説明するための断面図及び平面
図、第６図は他の実施例を説明するための平面図、第７
図は本実施例に用いた装置の断面図である。 １１・・・Ｓｉ基板、１２・・・ＳｉＯ□膜、１３．３
６・・・ｋＡ膜、１４．３７・・・レジスト、１５．１
６・・・露光領域、２６，２７．２８・・・ｋｌ配線領
域。 出願人代理人 弁理士 鈴 江 武 音節１図 第２図 ン・ ノ ｒ−−ｕ−馳−−一慟一−鴫−−１−―−−−− −−
一輪輪一一一、］Ｉ Ｌ−−−−−−Ｌ−−−−−−−、Ｊ 第３図 ■ ■ − 第４図 第５図 第５図 第６図 ムム
Claims (3)
- （１） レチクル上に形成されたパターンを半導体ウェ
ハ上に縮小投影して所望のパターンを形成する半導体装
置の製造方法において、上記ウェハ内の１つのチップを
露光する際に少なくとも２つの異ったノ’９ターンを互
いに隣接して別々に露光する工程と、次いで露光位置を
示すパターンを検出し、この検出情報に基づき１つの露
光領域内の所定の点とこれに隣接する露光領域内の所定
の点とを両領域に亘って接続するパターンを直接描画に
より形成することを特徴とする半導体装置の製造方法。 - （２）前記露光位置を示すパターンとして、前記異った
ノ４ターンの露光前に予め前記チップ上に形成された位
置合わせ用マークを用いることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 - （３）前記露光位置を示すノ９ターンとして、前記異っ
たパターンの露光後にエツチングして形成されたパター
ンを用いることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136951A JPS6028230A (ja) | 1983-07-27 | 1983-07-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58136951A JPS6028230A (ja) | 1983-07-27 | 1983-07-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6028230A true JPS6028230A (ja) | 1985-02-13 |
Family
ID=15187317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58136951A Pending JPS6028230A (ja) | 1983-07-27 | 1983-07-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247129A (ja) * | 1985-08-26 | 1987-02-28 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1983
- 1983-07-27 JP JP58136951A patent/JPS6028230A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247129A (ja) * | 1985-08-26 | 1987-02-28 | Fujitsu Ltd | 半導体装置の製造方法 |
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