JPS6029097A - 画像情報抽出システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 この発明は、工業用テレビジミン（ＩＴＶ）カメラの如
き水平、垂直走査形撮像装置を介して得られる撮像画像
を処理する画像処理装置、特に所望の画像情報を抽出す
る画像情報抽出システムに関する。一般に、この種の画
像処理装置において、撮像画像を高速に処理するために
は、これを二次元平面上で並列的に処理できるようにす
ることが望ましい。

〔従来技術とその問題点〕

酸１図は画像の成る部分（局所）の並列処理システムを
示す概念図、第２図はその具体例を示すＲ要図である。

第１図に示されるものは、画像メモＩＪ　１に入力され
た伝えば、水平２５６画素画素色２５６画素からなる画
像のうち、着目する画素Ｐ（ｘ、ｙ）を含む局所領域（
飼えば、３×３画素）の画像を走査回路３によって順次
取り出し、並列処理回路４によって画像の並列演算処理
を行ない、これを出力画像２の画素Ｐ（ｘ、ｙ）とする
ものである。

この種のメモリの具体的なものとしては、第２図に示さ
れるものが知られている。同図において、１は例えば、
水平２５６×垂直２５６画素からなる、第１図と同様の
画像メモリ、４は並列処理回路、５は水平方向の１本の
走査線から得られる画素の数（２５６）で−巡するシフ
トレジスタが所定段数だけ、らせん状に積み重ねて構成
された局部メモリで、例えば３×３画素の局所領域を取
り出すときは３段で構成される。したがって、例えば６
ＭＨｚの基本クロックによって画像メモリ１を順次アド
レスすると、該メモリ１の内容（ビット、１パターン）
は時系列的に取り出され、局部メモリ５に送られる。こ
れにより、局部メモリ５には、画像メモリ１の３水平走
査分の画像が順次シフトされながら取り込まれることに
なるので、これに対して３×３の大きさの観察領域（窓
；ウィンドウ）を設定することにより、並列処理回路４
を介して所望の局所領域を並列的に取り出すことができ
る。

しかしながら、このような方式においては、テレビカメ
ラの走査と同様に、その走査方向を一次元的（（固定し
てビットパターンを直列にシフトレジスタへ送出しなけ
ればならず、したがって、二次元局部メモリ５がシリア
ル（直列）にアクセスされることになるため、画面メモ
リｌの任意の局所領域を瞬時に取り出すこと、つまり、
ランダムアクセスによって所望の領域を取り出すことが
できないという欠点を有することになる。

〔発明の目的〕

この発明はかかる点に鑑みてなされたもので、所望の点
をアドレスすることにより、この点を含む所定の局所領
域を自由に、つまりランダムアクセス方式で取り出すこ
とが可能な画像情報抽出システムを提供することを目的
とする。

〔発明の要点〕

その要点は、二次元走査ル撮像装置を介して得られる画
像を２値化して記憶する二次元画像メモリを複数個並設
するとともに、該メモリに対する水平アドレスはすべて
のメモリに対して共通に与える一方、垂直方向のアドレ
スは各メモリ毎に所定の関係をもたせて互いに異ならせ
て指定するアドレス指定回路と、指定アドレスにもとづ
いて各メモリから読出される内容をそれぞれラッチする
ラッチ回路とを設けることにより、１つのアドレス指定
によって該アドレスを含む近傍の所定数アドレスから複
数の画像データを同時に取り出し得るようにした点にあ
る０ 〔発明の実施例〕 第３図は、この発明の実施例を概念的に説明するための
概要図、第４図はこの発明の実施例を示す構成図、第４
Ａ〜４０図は落４図の各部の詳細を示す詳細構成図、嬉
５図は読出し動作を説明するための各部波形図である。

この発明は、落３図に概略的に示されるように、画像メ
モリ１１水平方向アドレス（Ｘ−ＡＤＤＲＥＳＳ）指定
回路３１．垂直方向アドレス（Ｙ−ＡＤＤＲＥＳＳ）指
定回路３２および並列処理回路４等から構成され、アド
レス指定回路３ｔ　ｔ　３２からのＸ−Ｘアドレスによ
ってメモリ１における着目画素Ｐ５の座標が指定される
と、その近傍の３×３画素の局部平面の＠像データＰ１
〜Ｐ９が、並列処理回路４を介して同時並列的に取り田
されるものである。

以下、第４，４Ａ〜４Ｃおよび第５図を参照して、詳し
く説明する。

縞４図において、１（１１〜１３）は第１図または第２
図と同様の画像メモリ、１０はタイミング発生回路、１
１（Ｉｌｌ〜Ｉ　Ｉｇ　）　＃　１３　（１３１〜１３
３）は加減算器、１２はセレクタ、１４（１４１〜１４
３）はラッチ回路である。なお、Ｘは水平方向の座標（
Ｘアドレス）、Ｙは垂直方向の座標（Ｘアドレス）、α
はＸアドレスからのずれ量を示すオフセット、βは同じ
くＸアドレスからのずれ量を示すオフセットである。タ
イミング回路１０は、第４Ａ図に詳しく示されるように
、所定周波数のクロック信号ＣＫＯを発生する発振器１
０１、該クロック信号ＣＫｏを分周して所定のパルス信
号ＣＫＩ　、ＣＮ３　、ＣＮ３を仰り出すカウンタ１０
２および各種のゲート等から構成されている。

Ｘアドレス発生回路は、同じく第４Ａ図に示されるよう
に、加減算器１１と２つのセレクタ１２１゜１２２（第
４図では、これらを１つにまとめて示している。）とか
ら成り、セレクタ１２１は、カウンタ１０２からの出力
を受けて加減算器１１１〜１１３の出力のいずれかを選
択し、セレクタ１２２はセレクタ１２工からの出力また
はＸアドレスＸ１ｎのいずれかを選択する（リード信号
几りを受けたときは、セレクタ１２１の出力を選択する
。）。

なお、加減算器１１は、オフセットαによって、Ｘアド
レス指定ｎを変更するもので、例えば、α＝０ならば水
平アドレスＸ１ｎ−１，Ｘ１ｒ１およびＸｉｎ＋１が各
加減算器１１．　、１１２および１１３がらそれぞれ出
力されることになる。また、Ｙアドレス発生回路は、第
４Ｂ図に示されるように、加減算器１３とセレクタ１５
（１５１〜１５３）とからなり、セレクタ１５１〜１５
３はＹアドレスη。と各加減算器１３１　ｅ　１３２　
ｇ　１３３からの出力とのいずれかを選択するもので、
リード信号ＲＤを受けたときは、加減算器１３からの出
力を選択する。なお、第４Ｂ図に示されるセレクタは、
第４図では省略されている。画像メモリ１１〜１３の読
出し回路（ビットパターン出力回路）は、第４Ｃ図に示
される如く、ラッチパルスＣＫ１〜ＣＫ３を受けてメ％
ｌＪ１からのビット出力をラッチするラッチ回路１４と
、リードパルスＲＤを受けて、ラッチされたビットデー
タを出力するゲート１６とから構成されている。

以下、これらの図面を参照してその動作を説明する。

ａ）画像データを画像メモリへ書込む場合この場合、第
４Ａ図に示される画像メモリチップセレクト信号Ｃ８１
書込みモード信号ＷＥおよび書込信号（ライトパルス）
ＷＴ等が有効となるため、画像データＤＡＴＡはゲー）
Ｇを介して第４Ｃ図の各メモリ１１〜１３に与えられる
。このとき、ｘｇＹアドレスはともにオフセットに無関
係なアドレスとなっており、かつデータＤＡＴＡは各メ
モリ１１〜１３に共通に与えられているので、順次指定
されるＸ、Ｙアドレスに応じて、所定の゛画像データが
３つのメモリ１１〜１３に全く同様に記憶されることに
なる。なお、メモリ１の設置台数Ｎは、一度に読出すべ
き画素の個数Ｎ　によって決まり、したがって、図は３
×３画素を読出す何であり、このとき、オフセットα、
βはともに零に選ばれる。

ｂ）画像メモリからデータを続出す場合この場合、第４
図における画像メモリチップセレクト信号Ｃ８，読出し
信号ＲＤ等が有効になるとともに、第４Ａ図に示される
発振回路１０１からは給５図（ハ）の如きクロック信号
ＣＫＱが発生され、カウンタ１０２へ与えられる。カウ
ンタ１０２では、このクロック信号ＣＫＯを第５図（→
、（ホ）。

（へ）および（ト）の如く分周するので、アンドゲート
ＡＮ１〜ＡＮ３（第４図参照）にて所定の論理処理をす
ることにより、第５図（ホ）、（す）および（至）の如
きラッチパルスＣＫＩ、ＣＫ２およびＣＮ３を得ること
ができる。なお、カウンタ出力ＱＢ、ＱＣはセレクタ１
２１へ信号ＡＯ、ＡＩ　（第５図（ハ）参照）として与
えられ、これによって、水平方向アドレスＸ−１，Ｘお
よびＸ＋１が順次時分割的に出力されることになる。一
方、Ｙアドレスとしては、リード信号几りによって加減
算器１３からの出力が選択されるので（第４Ｂ図参照）
、Ｘアドレスが指定される度にｙｌ（Ｙ−１）　、　Ｙ
２　（Ｙ）およびＹ３（Ｙ＋１）が出力され、Ｙｌはメ
モリ１１へ、Ｙ２はメモリ１２へ、またＹ３はメモリ１
３へそれぞれ与えられる。したがって、３×３の二次元
局所領域の中心画素Ｐ５（第３図参照）の座標をＸ。

Ｙとすると、まず、水平アドレスＸ−１によってメモリ
１１のＹｌアドレス、メモリ１２のＹ２アドレス、メモ
リ１３のＹ３アドレスがそれぞれ同時に指定され、以下
、同様にしてアドレス指定が行なわれる。ここで、水平
アドレスＸ−１，Ｘ、Ｘ＋１はラッチパルスＣＫＩ　、
ＣＲ２、ＣＮ３に同期して発生されるので、アドレスＸ
−１によりラッチ回路１４にてラッチされる内容はＰｉ
、Ｐ４．Ｐ７であり、アドレスパはＰ２　、Ｐ５　、　
Ｐ８であり、また、アドレスＸ＋１ではＰ３　、Ｐ６　
、Ｐ９ということになる。なお、Ｐ１〜Ｐ９は窮３図に
示される各画素と対応するものである。こうしてラッチ
された画素データＰ１〜Ｐ９は、リード信号ＲＤによっ
て開かれるゲート１６を介して取り出される。なお、こ
れらの一部Ｐ１〜Ｐ３が嬉５図（４）。

υ）、（６）の如く示されている。

上記では、説明の都合上オフセットα、βをα＝β＝０
としたが、これは読出すべき局所平面を３Ｘ３画素に限
定したためであり、一般的には１αｌ＝ｌβｌ＝２，３
・・・・・・とすることにより、その局所領域を５Ｘ５
，７Ｘ７，９Ｘ９・・・・・・の如く拡張することがで
きる。なお、その数も奇数に限らず、任意に設定するこ
とが可能である。

第６図（Ａ）はこのような局所領域を９Ｘ９Ｍ素に拡張
する例を示す説明図であり、同図（Ｂ）は、そのときの
オフセットアドレスα、βの設定値例を示す説明図であ
る。これらについぞンｉに説明の必要もないと考えられ
るので、省略する。

〔発明の効果〕

以上のように、この発明によれば、画像メモリを二次元
アドレス形式（ランダムアクセス形式）にするとともに
、同時に読出すべき画素数に応じて多重化するようにし
たので、高速のアクセスが可能となる。例えば、３Ｘ３
局部平面の画像データ３　個を取り出すのに水平方向３
回のアクセスで済み、したがって、画像メモリを１個し
か持たないものに比べて３／３”＝１／３にすることが
でき、一般的にはｎｌのデータについて、１／ｎに短縮
することができる。このことは、第５図（ハ）に示され
る基本クロックの周波数を１００ＭＩＩｚにするならば
、アクセスタイムＴＡＡは約６０ｎＳとなり、テレビカ
メラと同等の走査スピード（メモリサイクル６　ＭＨｚ
　）で並列読用しが可能であることを示している。また
、この発明ではオフセットアドレスの概念を導入するよ
うにしているので、局所領域の拡大、縮少が容易になる
という利点をもたらすものである。

【図面の簡単な説明】

第１図は画像の並列処理システムの一般的な健を示す概
念図、第２図は第１図の具体的な例を示す概要図、第３
図はこの発明を概念的に説明するだめの概要図、第４図
はこの発明の実施例を示す構成図、第４Ａ〜４Ｃ図は第
４図の各部をより詳細に示す要部構成図、第５図は特に
メモリ読出し動作を説明するためのタイミング波形図、
第６図は局所領域の拡大方法を説明するための説明図で
ある。 符号説明 １（１１〜１３）・・・・・・画像メモリ、２・・・・
・・出力画像、３・・・・・・走査回路、３１・・・・
・・水平アドレス指定回路、３２・・・・・・垂直アド
レス指定回路、４・・・・・・並列処理回路、５・・・
・・・二次元局部メモリ、１０・・・・・・タイミング
発生回路、１１（１１，〜１１ａ　）　ｔ　１３（１３
１〜１３３）・・・・・・加減算器、１２（１２１ｓ１
２２Ｌ１５（１５，〜１５３）・・・・・・セレクタ、
１４　（１４ｓ〜１４３）・・・・・・ラッチ回路、１
６．Ｇ、ＡＮＩ〜ＡＮ３・・・・・・ゲート 代理人　弁理士　並　木　昭　夫 代理人　弁理士　松　崎　清 ｇｅｍ 第　３　図 １ 第２図 第４図 １ 第４Ａ図 第４８図 第５１Ａ 第６図 （Ａ） （Ｂ）

Claims (1)

【特許請求の範囲】
1. 水平、垂直走査形撮像装置を介して得られる所定対象の
   画像情報をそれぞれ同じ態様で記憶する複数個の二次元
   画像メモリと、該メモリの水平方向のアドレスはすべて
   のメモリに対して共通に与える一方垂直方向のアドレス
   は各メモリ毎に所定の関係をもって互いに異ならせて指
   定するアドレス指定回路と、該指定回路にて指定される
   アドレスにもとづいて各メモリから読出される内容をそ
   れぞれラッチするラッチ回路とを設け、所定メモリの所
   定位置をアドレス指定することにより、該所定位置を含
   むその近傍の所定数位置から複数の画像情報を同時に抽
   出することを特徴とする画像情報抽出システム。