JPS6029130B2

JPS6029130B2 - 誤演算防止方式

Info

Publication number: JPS6029130B2
Application number: JP52133887A
Authority: JP
Inventors: 知洋清水; 豊竹内
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1977-11-08
Filing date: 1977-11-08
Publication date: 1985-07-09
Also published as: JPS5466734A

Description

【発明の詳細な説明】本発明は、入力されたデータに基づいて所定の演算処理
を行う小型電子式計算機の謀演算防止方式に関する。

一般に、小型電子式計算機は予め固定的に組み込まれた
マイクロプログラムにより制御されて一連の演算が成さ
れたもので、入力されたデータはこのプログラム基づい
て演算処理され所望のデー夕が得られる。

従って、１つあるいは１組の入力データに対し複数の結
果を得る場合、その演算は１蓮のものとして処理され得
られた結果は順次複数のメモリに記憶される。そこで、
この演算処理中にエラー、例えばオーバーフロー等が生
じたりすると、あるメモリまではオーバーフローするこ
となく演算結果が入力され、それ以降のメモ川こは、オ
ーバーフローにより演算処理が停止してしまうために演
算結果が入力されず、メモリには正しい演算結果と誤っ
た演算結果とが混在記憶されてしまう欠点があった。例
えば、直線回帰計算用の固定プログラムが内蔵されてい
る計算機においては、データｘ，ｙが入力される毎に、
ｎ（ｎはデータの入力回数）、２×，２×２，Ｚｙ，Ｚ
ｖ２，２ｘｙが順次内蔵プログラムにより演算され、そ
の演算結果が夫々対応する内部メモ川こ記憶される。

その後、例えば四キー，国キーを操作することにより直
線式ｙ＝Ａ十ＢｘのＡ及びＢの値が演算されるものであ
る。しかしながら、例えばｎ回目のデータ（ｘｎ，ｙｎ
）のｙｎをまちがって非常に大きな数値として入力して
しまうと、ＺｎＺｘ，２ｘ２まではｘｎに基づいて演算
がなされ、夫々の内部メモリには正しい演算結果が入力
されるが、２ｙを求める演算途中でオーバーフローが生
じ、演算処理が停止してＺｙのメモリには謀まったデー
タが記憶され、また２ｙ２，２ｘｙのメモリは前回のデ
ータのままとなつてしまう。それ故、前記Ａ，Ｂを求め
ても謀まった答となってしまうものであり、そのために
、すべてのメモリをクリアして１回目のデータｘ，，ｙ
，から新たに入れ直さなければならなかった。本発明は
、上記実情に鑑みてなされたもので、演算処理中にエラ
ーがかからないことを確認してから演算結果データを所
定のレジスタに書き込むことにより演算処理が正確に行
なえ得る誤演算防止方式を提供するものである。以下、
図面を参照して本発明の一実施例を説明する。

第１図において１はＲＯＭ（リード・オンリ・メモリ）
で、このＲＯＭＩには、後述する各部の動作を制御する
ためのマイクロ命令が所定の２進コードで記憶されてお
り、ＲＯＭアドレス部２から出力されるアドレス信号に
対応して各種信号Ｓｕ，Ｆｕ，ＳＩ，Ｆ１，Ｃｏ，Ｍ，
Ｃｐ，Ｎａを同時に且つ並列的に出力する。しかして、
上記ＲＯＭＩからの出力ＳへＦｕは後述するＲＡＭ（ラ
ンダム・アクセス・メモリ）３の行アドレスを指定する
もので、Ｓｕはゲ−ト回路Ｇ，を介して、またＦｕはゲ
ート回路○２を介してＲＡＭ３のアドレス入力端子ＵＡ
に入力される。ゲート回路Ｇ，はタイミング信号ちが与
えられ、ゲート回路Ｇ２にはタイミング信号ｔ，がィン
バータ４を介して与えられているため、ゲート回路Ｇ，
はちのタイミングで、またゲ−ト回路Ｇ２はｔ，以外、
即ちｔ２及びらのタイミングで開かれる。上記タイミン
グ信号ｔ，はタイミング信号発生回路５より出力される
もので第２図にはこのタイミング信号発生回路５から出
力される信号が示されている。つまり、タイミング信号
発生回路５からはクロツクパルス◇，，で２及びクロツ
クパルスぐ・，？２に同期して順次周期的に発生するタ
イミング信号ｔ，，ｔ２，ｔ３が出力されると共に、タ
イミング信号ｔ，〜ｔ３の１サイクル（以後、この１サ
イクルを１ディジットと称する）毎にクロックパルス？
，に同期したクロツクパルス◇ｏも出力される。また、
上記ＲＯＭＩからの出力ＳＩ，Ｆ１，ＲＡＭ３の列アド
レスを指定するもであり、通常列アドレスＳＩは前記行
アドレスＳｕと、また列アドレスＦＩは行アドレスＦｕ
と夫々対をなしてＲＡＭ３のアドレス指定を行っている
。

そして列アドレスＳＩは、後述するタイミング信号ｔａ
の出力時にゲートが開かれるゲート回路○３を介して、
また、列アドレスＦＩはタイミング信号ｔｈの出力時に
ゲートが開かれるゲート回路０４を介してＲＡＭ３のア
ドレス入力端子ＬＡに入力される。また６はタイミング
デコーダであり、ＲＯＭＩから出力される加算、減算、
転送、判断、シフト、データの入力及び出力等の命令コ
ード○ｐがオペレーションデコーダ７で解読されて入力
されると制御信号ＣＩ，ＯＦ，ＯＳ，ＩＤ，ＫＥ，ＳＢ
，ＪＵ等を出力して各回路を制御するものである。また
、このタイミングコーダ６には後述するＲＯＭＩからの
モード信号Ｍ，フリツプフロツプ回路８からの信号ＳＴ
及び前記タイミング信号発生回路５からのクロックパル
スＪ・，？２，０ｏ，タイミング信号ｔ，，ｔ２，ｔ
３も入力されており、これらの信号と上記オペレーショ
ンデコーダ７からの命令コードとによりタイミング信号
ｔａ，ｔｂ，ｔｃ，クロツクパルス？ａ’ぐｂ，ぐｃ及
び後述する信号ＤＮ，Ｒ／Ｗを夫々出力するものである
。なお、タイミング信号ｔａ，ｔｂは論理式ｔａ＝Ｍ・
ＳＴ＋Ｍ・ｔ・，ｔｂ＝Ｍ・ｔ，によって得られる信号
である。また、信号Ｍは１マイクロ命令による処理が１
ディジット期間で終了する場合にＲＯＭＩより出力され
るもので、このマイクロ命令の出力期間中論理値“１”
を出力する。まだフリップフロップ回路８からの信号Ｓ
Ｔは、その詳細については後述するが、各処理の最初の
１デイジット期間に“１”を出力するものである。従っ
て、上記タイミング信号ｔａ，ｔｂはＭ＝“１”の場合
、つまり処理が１ディジット期間で終了する場合にはｔ
ａ＝ｔ，，ｔｂ＝ら十ｔ３となり、ＲＡＭ３のアドレス
はタイミング信号ｔ，の出力時に行アドレスＳｕ、列ア
ドレスＳＩによって指定され、タイミング信号ら，ｔ３
の出力時には、行アドレスＦｕ、列アドレスＦＩによっ
て指定される。一方、Ｍ＝０の場合、つまり１つのマイ
クロ命令による処理が１ディジットで終了せずに複数の
ディジットからなる場合には、タイミング信号らの時に
行アドレスＳｕ、タイミング信号ら，ｔ３の時に行アド
レスＦｕが夫々行アドレス信号としてＲＡＭ３の入力端
子ＵＡに入力されるが、列アドレスはｔａ：ＳＴ、Ｔｂ
＝、、０″となる為、マイクロ命令の最初の１ディジ
ット期間は列アドレスＳＩが入力端子ＬＡに与えられる
。また、この列アドレスＳＩはタイミングデコーダ６か
ら出力されるクロックパルスめａ（＝？ｏ・Ｍ）に同期
してカウント動作するカウント９にも与えられており、
このカウント９はタイミングデコーダ６からの信号ＤＮ
によってダウン又はアップのカウント動作を行う。しか
して、上記マイクロ命令の２ディジット目からはこのカ
ウント９の値がタイミング信号ｔｃ（＝Ｍ・ＳＴ）でゲ
ートが開かれるゲート回路Ｇ３を介してＲＡＭ３の入力
端ＬＡに入力されて列アドレスとなるものである。この
カウント９のカウント値はゲート回路５を介してカウン
タ９の入力端に戻され，信号ＤＮによってダウン又はア
ップされるので順次新しい列アドレスとなる。更に、こ
のカウンタ９のカウント値は、列アドレスＦ】と共に一
致回路１川こ入力される。この一致回路１０は、カゥン
タ９のカウント値と列アドレスＦＩとが一致すると一致
信号をアンド回路１２の一方入力端に出力するもので、
このアンド回路１２の他方入力端にはクロツクパルス◇
ｎが与えられており一致信号が入力されるとこのアンド
回路１２からはクロツクパルス◇ｏが出力される。この
クロツクパルス？ｏはオア回路１３を介してアドレス変
換回路１４に読み込みパルス中ｅとして与えられ、この
アドレス変換回路１４は読み込みパルスｄ８が与えられ
ると後述するようにＲＯＭＩから自己の次アドレスＮＡ
を読み込むので上記複数ディジツトからなる処理を終了
するものである。即ち、前述の如く複数のディジットか
らなるマイクロ命令の列アドレスは、列アドレスＳＩに
よって列アドレスの指定が開始されて、列アドレスＦＩ
によって列アドレス指定が終了するものである。ＲＯＭ
Ｉからの出力Ｃｏは、数値、記号等の数値記号コードで
あり、タイミングデコーダ６からの制御信号ＣＩでゲー
トが開かれるゲート回路○６を介して後述する演算回路
１５の入力端子Ｓに入力される。また、マイクロ命令が
１ディジットから成る場合に“１”となる出力Ｍはィン
バータ１６を介して前記一致回路１０にィネーブル信号
として供給されると共に一方端にクロックパルス？ｏが
与えられているアンド回路１７の他方入力端及び前記一
致回路１０の一致信号と共にオア回路１８を介してフリ
ップフロツプ８に与えられる。

フリツプフロツプ回路８はクロツクパルス◇ｏに同期し
て動作するもので１ディジツト期間“１”となる信号Ｓ
Ｔをタイミングデコーダ６に出力する。即ち、Ｍが“１
”であり処理が１ディジットで終わる場合及びＭが“０
”であり複数ディジットからなるマイクロ命令が一致回
路１０から一致信号が出力されることにより終了する場
合にオア回路１８からフリツプフロツプ回路８に信号が
出力されて、次のマイクロ命令の最初の１ディジツト期
間信号ＳＴが出力されるものである。ＲＯＭＩの出力Ｎ
ａは、現在進行中の処理の次の処理のアドレスコードで
あり、アドレス変換回路１４へ入力される。

このアドレス変換回路１４にはアンド回路１９，２０の
出力信号も入力されており、アンド回路１９の一方入力
端には演算回路１５からの出力データがオア回路２１を
介して入力され、アンド回路２０の一方入力端には演算
回路１５からのキャリー（又はボロー）信号が入力され
ている。また、アンド回路１９，２０の他方入力端には
タイミングデコーダ６からの判断信号Ｊｕが入力されて
おり、この判断信号Ｊｕは判断命令の時出力されるもの
である。そして、前記アドレス変換回路１４ではＮａの
内容とアンド回路１９，２０の出力信号とがオア加算さ
れて次の処理のアドレスが算出され、ＲＯＭアドレス部
２へ送られて新たなマイクロ命令が選択されるものであ
る。前記ＲＡＭ３は、第３図に示すように行アドレス「
０」で列アドレス「０〜１５」からなるＡレジスタ及び
行アドレスが「１」，「２」，「３」で列アドレスが夫
々「０〜１５」からなるレジスタＢ，Ｃ，Ｄと、行アド
レスが「４」，「５」，「６」，「７↓「８１「９」で
夫々列アドレスが「０〜１５」からなるレジスタＭ，，
地，地，Ｍ４，Ｍ５，鳩を有するものである。

そして、タイミングデコーダ６からのりード・ライト信
号Ｒ／Ｗが”１″ の時に、端子ＵＡ，ＬＡで指定され
るアドレスに入力端子ＩＮに入力されるデータが書き込
まれ、信号Ｒ／Ｗが”０″の時に端子ＵＡ，ＬＡで指定
されるアドレスのデータが出力端子ＯＵＴから読み出さ
れるものである。通常、上記信号Ｒ／Ｗはタイミング信
号ｔ，，ｔ２の出力時に ”０″となり、ｔ３の時に“
１”となるものである。従って、前述した如くゲート回
路○，及び○３はタイミング信号しの出力時に開かれる
ため、この時行アドレスＳｕ及び列アドレスＳＩによっ
て指定されるＲＡＭ３内のデータが読み出されタイミン
グ信号ｔ，０，時に開かれるゲート回路○，２を介して
ラツチ回路２２に記憶される。また、ゲート回路Ｇ２，
Ｇ４はタイミング信号ｔ２，らの出力時に開かれるため
、タイミング信号ｔ２出力時には、行アドレスＦｕ及び
列アドレスＦＩによって指定されるアドレスのデータが
読み出されてタイミング信号ｔ２で，でゲートが開か
れるゲート回路Ｃ，．を介してラツチ回路２３に記憶さ
れる。ラッチ回路２２，２３に記憶されたデータは夫々
タイミングデコーダ６からのタイミング信号ｔ３の時に
出力される制御信号ＯＳ，ＯＦによって開かれるゲート
回路○８，Ｇ？を介して演算回路１５の入力端子Ｓ，Ｆ
に送られて演算される。この演算回路１５はタイミング
デコーダ６からの信号ＳＢによって減算又は加算を行う
ものでＳＢが“０”の時は加算、“１”の時には減算が
行なわれる。また、演算回路１５からのキャリー信号は
前記アンド回路２０に送られ、演算結果はオア回路２１
を介して前記アンド回路１９に送られると共にＲＡＭ３
の入力端ＩＮにも送られ、ｔ３のタイミングで行アドレ
スＦｕ、列アドレスＦＩに指定されるタイミングに書き
込まれる。また、上記収ＡＭ３のうちの１桁は表示及び
キーサンプリング時に演算回路１５を介して順次カウン
トアップされるカウント桁であり、このカウント桁の値
はゲート回路○，２、ラッチ回路２２及びゲート回路０
８を介してバッファＢに与えられる。このバッファＢは
タイミングデコーダ６からのクロツクパルス０ｂ（＝ら
・０．・ｏｐ，，ｏｐ，はキ−サンプリング及び桁駆動
命令）に同期してカウント桁の値を読み込むもので、読
み込まれた値はデコーダ２４を介して表示部２５の桁駆
動パルスとして、また、キー入力部２６のキ−サンプリ
ングパルスとして出力される。前記表示部２５は、ＲＡ
Ｍ３内のレジスタＡのデ−夕を表示するものであり、表
示及びキーサンプリング時には行アドレスは常に「０」
でレジスタＡを指定しており、順次カウントアップされ
るカウント桁の値がゲート回路○，２、ラッチ回路２２
及びタイミングデコーダ６からの表示及びキーサンプリ
ング時に出力される制御信号ＩＤでゲートが開かれるゲ
ート回路Ｇ９を介して端子ＬＡに入力され、これがＲＡ
Ｍ３の列アドレスとなる。そして、このカウント桁の値
に対応するレジスタＡの桁のデータがタイミング信号ら
出力時に読み出されたゲート回路Ｇ，．、ラッチ回路２
３及びゲート回路Ｇ７を介してバッファＢ２へ与えられ
る。バッファ＆は与えられたデータをクロックパルス？
ｃに同期して読み込み、このデータは更にデコーダ２７
を介して表示部２５へ送られる。上述した如く、表示部
２４にはデコーダ２４から対応する桁駆動パルスが送ら
れているので、表示部２５の表示桁のうちカウント桁の
値と対応する表示桁にレジスタＡの同一桁の内容が表示
される。しかして「キー入力部２６には、暦数キー群２
６ａと直線回帰計算のデータ（ｘ，ｙ）を入力するため
の匡句，耳３ｋｅｙ及び前述した如くｙ＝Ａｘ十ＢのＡ
，Ｂを求める国，国ｋｅｙを含むファンクションキー群
２６ｂが設けられている。

そして、これらの各キーは、デコーダ２４からのサンプ
リングパルスが供給されるラインと、バッファ＆へ出力
されるキーコモンラィンとがマトリクス状に配列された
各交点に配置されており、キー操作によって◇ｏのクロ
ツクパルスでバッファＢ２へ入力されたキーコモンデー
タは、データ入力命令時にタイミングデコーダ６から出
力される制御信号ＫＥで開かれるゲート回路Ｇ，ｏを介
して演算回路ｌ５の端子Ｓへ入力され、更にこの演算回
路１５の端子ＤよりＲＡＭ３の入力端子ＩＮを介して所
定領域へ書き込まれる。この所定領域内にバッファ８の
キーコモンデータが存すれば上記カウント桁のカウント
動作が停止され、この時のカウント値とバッファ＆のデ
ータによって操作キーが何であるか決定される。暦数キ
ーであればそのキーに対応する数値データが表示用のレ
ジスタＡへ入力され、ファンクションキーであればその
判断結果によりＲＯＭＩのアドレスコードＮａがアドレ
ス変換回路１４を介してＲＯＭアドレス部２へ入力され
、以下、所定の処理を行うためのマイクロ命令が順次出
力される。上述の如き構成において、直線回帰計算は、
キー入力部２６の暦数キー２６ａ、ｘデータ入力用キ−
Ｘｏ、ｙデータ入力用キーＹｏを操作してｘ，ｙのデー
タｘ，，ｙ，，均，ｙ２………ｘｎ，ｙｎを入力し、こ
れらのデータから第３図に示すようにｎ，Ｚｘ，２×２
，Ｚｙ，２〆，Ｚｘｙの演算結果を夫々ＲＡＭ３のレジ
スタＭ，，Ｎら，Ｍ３，Ｍ４，Ｍ５，Ｍ６に記憶させ、
さらに四，国ｋｅｙを操作することによって直線式ｙ＝
Ａ＋Ｂｘの係数Ａ，ＢをＡ＝ｙ−ＢｘＢ＝ｎ≧蔓毒−−寺姿享幸と比し支＝羊，ァ＝登なる計算を行って求めるものである。

以下、ｘ，ｙのデータが既にｎ回入力されて、その結果
レジスタＭ，〜Ｍ６にはｎ，Ｚｘ，２〆，２ｙ，Ｚｙ２
，２柵の演算結果データとして、第４図に示すように夫
々数値ｎ，ｄ，ｅ，ｆ，ｇ，ｈが既に記憶されている状
態となっており、新たにｎ十１回目のｘ，ｙのデータと
してａ，ｂが入力された時の動作について述べる。

データａ，ｂは第４図に示すように国匿皿匡『と操作す
ることによりｘデー夕であるａがレジスタＣに記憶され
、ｙデータであるｂがレジスタ０に記憶された後にＺｎ
，Ｚｘ，Ｚ〆，Ｚｙ，Ｚ〆，２奴を求める処理が開始さ
れるものである。

第５図はその処理フローを示したもので、まずステップ
Ｓ，はしジスタＡの最上位桁、つまり、行アドレス「０
↓列アドレス「１５」で指定される桁Ａ，５にチェック
動作用フラッグ「１」をセットするもので、ＲＯＭＩか
らの出力Ｃｏから数値コード「１」が出力されると共に
タイミングデコーダ６からの制御信号ＣＩが“１”とな
り、前記数値コード「１」がゲート回路○６、演算回路
１５を介してＲＡＭ３の前記Ａ，５に書き込まれるも
のである。次の処理Ｓ２ではｎの演算、つまりデータ入
力回数の演算がなされるもので、この演算のフローチャ
ートを第６図ａに示す。第６図ａのステップＳ科ま前回
までのｎ記憶用レジスタＭ，の内容ｎを表示レジスタＡ
に転送するもので、タイミング信号ｔ，の出力時にＲＡ
Ｍ３から読み出されたレジスタＭ，の内容ｎがゲート回
路○，２を介してラッチ回路２２に記憶され、さらにタ
イミング信号ｔ３の出力時にゲートが開かれるゲート回
路８、演算回路１５を介してＲＡＭ３のレジスタＡに書
き込まれる。そして、ステップＳ２ｂではしジスタＢの
最下桁ＢｏにＲＯＭＩの出力Ｃｏからの数値コード「１
」を前記ステップＳ，と同じように書き込み、さらに、
ステップＳ２ｃでＡ十Ｂの演算、つまりｎ＋１の演算を
行ってレジスタＡに書き込むものである。このステップ
Ｓ２ｃでは、まず、タイミング信号ｔ，の出力時にレジ
スタＢの列アドレス「０」つまり最下桁の内容をラツチ
回路２２に記憶させ、タイミング信号ｔ２の出力時にレ
ジスタＡの最下桁、つまり列アドレス「０」の内容をラ
ツチ回路２３に記憶させて夫々の記憶値をタイミング信
号ｔ３の出力時にゲートが開かれるゲート回路Ｇ７，Ｇ
８を介して演算回路１５に入力させて演算を行ないそ
の演算結果をレジスタＡの最下桁に書き込み、次いで、
レジスタＡ，Ｂの列アドレス「１」し汎降の内容を同様
にして演算回路１５に送り、その演算結果をレジスタＡ
に書き込むことによってなされるものであり、この場合
のレジスタＡ，Ｂ，Ｃ，Ｄの格納状態を第７図ａに示す
。なお、上記ステップＳ２ｃ及び後述する演算のステッ
プでは常にオーバーフローの有無を検出するもので、こ
れらの演算のステップにおいてオーバーフローが発生し
た場合即ちアンド回路２０から出力があった場合には直
ちに処理ステップを終了させ以前入力されている各レジ
スタの内容を保護するものである。第５図ステップＳ３
はしジスタＡの最上位桁Ａ，３に「１」が有るか否、即
ち、チェック動作中なのか演算動作中なのかを検出する
もので、演算回路１５にＡ，５の内容及びＣｏからの数
値コード「１」を送ると共にタイミングデコーダ６より
信号ＳＢを出力して減算を行なわせ、その演算結果が「
０」であった場合にはＡ，５の内容が「１」に等しいと
判断して、ＲＯＭＩの出力Ｎａから与えられる次のステ
ップに進むものである。しかして、演算結果が「０」で
ない場合には判断信号Ｊｕでゲートが開かれるアンド回
路１８，１９から出力信号が得られ、アドレス変換回路
１４で前記Ｎａと加算されて他のステップに進むもので
ある。この時点では、ステップＳ，でＡ，５に「１」が
書き込まれたのでステップＳ４に進む。なお、データの
転送、演算、判断等は上託した如き動作で行なわれるも
のである。それ故、以後のステップではこれらの詳細な
説明を省略する。しかして、処理Ｓ４は２ｘを演算する
ものであり、この処理Ｓ４は第６図ｂに示すように、ま
ず、ステップＳ４ａでレジスタＣに記憶されているｘデ
ータａをレジスタＡに転送し、ステップＳ４ｂでレジス
タ地に記憶されている前回までのＺ【ｘのデータｄをレ
ジスタＢに転送する。

そして、ステップＳ４ｃでｄ＋ａの演算を行ってレジス
タＡに書き込むものである。なお、この処理中ステップ
Ｓ４ｃでオーバーフローが検出されれば処理は終了する
がこのステップＳ４ｃでオーバーフローが検出されない
ときの各レジスタＡ，Ｂ，Ｃ，０の格納状態は第７図ｂ
に示す如くである。ステップＳ５はステップＳ３と同様
にＡ，５に「１」が有るか否かを検出するものである。
次の処理Ｓ６は２×２の演算を行うもので、第６図ｃに
示すように、ステップＳ謙でレジスタＣに記憶されてい
るｘデータａをレジスタＡに送り、ステップＳ６ｂでデ
ータａを自乗して、その演算結果ａ２をレジスタＡに書
き込み、さらに、ステップＳ６ｃでレジスタＭ３に記憶
されている前回までのＺだのデータｅをレジスタＢに転
送し、最後にステップＳ６ｄでレジスタＡ及びＢに記憶
されている内容の加算、即ちｅ十ａ２の演算を行ってレ
ジス夕Ａに書き込むものである。なお、この処理中にス
テップＳ６ｂ及びＳ４でオーバーフローが検出されれば
処理は終了するが、この各ステップＳ６ｂ及びＳ６ｄで
オーバーフローが検出されないときの各レジスタ格納状
態は第７図ｃに示す如くである。次にステップＳ７では
上記ステップＳ３及びＳ５同様Ａ，５が「１」であるか
否かを検出するがこの場合Ａ，５が「１」であるので処
理Ｓ８に進む。

この処理Ｓ８はＺｙの演算を行うもので、第６図ｄに示
すように、ステップＳ８ａでレジス夕Ｄに記憶されてい
るｙデータｂをレジスタＡに転送し、ステップＳ８ｂで
レジスタＭ４に記憶されている前回までの２ｙのデータ
ｆをレジスタＢに転送し、その次のステップＳ８ｃでレ
ジスタＡ及びＢの記憶内容の加算則ちｆ＋ｂの演算を行
って、その演算結果をレジスタＡに書き込むものである
。この処理中も上記各処理同機ステップＳ８ｃに於てオ
ーバーフローの検出が行なわれるが、オーバーフローが
ない場合の各レジスタＡ，Ｂ，Ｃ，Ｄの格納状態は第７
図ｄに示す如くである。ステップＳ９では上記ステップ
Ｓ３，５，７同様Ａ，５が「１」であるか否かが検
出されるが、今はＡ，５＝１であるのでＹＥＳと判定さ
れ、次に処理Ｓ，ｏに進み、この処理Ｓ，ｏに於てＺ〆
の演算が行なわれる。

この処理Ｓ，ｏは第６図ｅに示すように、ステップＳ，
ｏａでレジスタ○の内容をレジスタＡに転送し、ステッ
プＳ，ｏｂではしジスタＡに記憶されたｙのデータｂを
自乗してレジスタＡに書き込み、ステップＳ，ｏｃでは
しジスタＭ５に記憶されている前記までの２〆のデータ
ｇをレジスタＢに転送して、最後にステップＳ，ｏｄで
レジスタＡ及びＢの記憶内容の加算、、即ちｇ十ｂ２を
実行してレジスタＡに書き込みＺ〆の演算を行うもので
ある。この処理中に於ても上記処理同様ステップＳ，ｏ
ｂ及びＳ，ｏｄではオーバーフローの有無が検出される
がオーバーフローがない時の各レジスタの格納状態は第
７図ｅに示す如くである。次いで、ステップＳ，．では
上記ステップＳ３，５，９同様Ａ，５が「１」であ
るか否かを判断し、今はＡ，３＝１であることにより次
に処理Ｓ，２に進む。

この処理Ｓ，２は第６図ｆに示すように、ステップＳ，
２ａ，Ｓ，２ｂ，Ｓ，２ｃによりｘデー夕ａとｙデータ
ｂとの頚ａ・ｂを求め、その結果をレジスタＡに書き込
み、ステップＳ，２ｄ及びＳ，２ｅで前回までのＺ×ｙ
のデータｈにａ，ｂを加算する演算を行ってレジスタＡ
に書き込み２ｘｙを求める。なおステップＳ，２ｃ及び
Ｓ，夕ではオーバーフローの有無が検出されるが第７図
ｆはオーバーフローがないときの各レジスタの格納状態
を示したものである。このようにして、ステップＳ，２
が終了するとステップＳ，３において上記ステップＳ３
，５，７，９．，．同様Ａ，５が「１」であるか否
かが判断される。しかして、この時点ではＡ．５が「１
」であるのでステップＳ，４に進み、このステップＳ，
４ではＡ，５をそれまでの値「１」に変えて「０」にす
る。即ち、第５図に示す各処理は、Ａ，５＝１である場
合には演算結果を各レジス夕Ｍ，，Ｍ２・・・Ｍ６に書
き込まず、オーバーフローが発生するか否かを検出する
チェック動作であり、ステップＳ．４に至ったというこ
とは、この一連の演算中にオーバーフローは発生しない
ということが判定されたものであり「次に実際に各レジ
スタＭ，，Ｍ２・・・Ｍ６に演算結果を書き込みながら
実行する演算動作に入る。従ってこのステップＳ，４を
終了すると次に前述した処理Ｓ２に戻って再びｎの演算
が行なわれる。その結果レジスタＡ，Ｂ，Ｃ，Ｄには前
回と同様に第７図ａに示されるデータが格納される。そ
してステップＳ３ではＡ，５が「１」であるか否かが判
断されるがステップＳ，４によりＡ，５は「０」となっ
ているのでステップＳ．５に進む。このステップＳ，５
はしジスタＡの内容、つまりステップＳ２で得られたｎ
のデータｎ＋１をｎ記憶用レジスタＭ，に書き込むもの
である。そして、ステップＳ，５が終了すると処理Ｓ４
に進みＺｘの演算が行なわれて第７図ｂに示すようにレ
ジスタＡに２×の演算結果ｄ十ａが記憶された状態とな
り、ステップミに進んでＡ，５が「１」でないことが検
出され、ステップＳ，６で演算結果ｄ＋ａが２×記憶用
レジスタ地に書き込まれる。以後ステップＳ６，Ｓ８，
Ｓ，ｏ，Ｓ，２でレジスタＡに格納されたＺｘ２，２ｙ
，２〆，２ｘｙの演算結果は、夫々ステップＳ，７，Ｓ
，８，Ｓ，９，Ｓ幻でレジスタＭ３，Ｍ４，Ｍ５，Ｍ６
に書き込まれて処理フローが終了するもので第８図は処
理フローが終了した際のレジスタＭ，，Ｍ２，地，Ｍ４
，鳩，Ｍ６のレジスタ格納状態を示すものである。この
ように、上述した実施例では、ｎ、２×，Ｚで，２ｙ
，２ｙ２，２ｘ〆等の演算結果を直ちに夫夫の演算結果
記憶用レジスタＭ，，Ｍ２，Ｍ３，Ｍ４，舷，Ｍ６に書
き込むことをせずに、まず、各演算を行なってオーバー
フローが発生しないことを確認してから、再び演算を行
って、その演算結果を各記憶用レジスタに記憶させるよ
うにしているので、演算途中でオーバーフローが発生し
た場合には、各記憶レジスタの内容は前回のデータのま
まに保持され、誤ったデータが記憶されることが防止で
きる。

なお、上記実施例では、オーバーフローが発生した場合
について述べたが、本発明はオーバーフローだけでなく
、アンダーフローあるいは演算不可等、何らかのエラー
が発生するすべてについて応用できるものである。

また、その演算も直線回帰計算だけでなく、例えば対数
、指数、べき数等の回帰計算にも応用でき、更に通常の
演算等においても、広く一般に薄用できるものである。

以上詳細に説明した如く本発明による謀演算防止方式は
、演算結果をそれを書き込むべき各レジスタに記憶させ
るに先立って、一連の演算によってエラーが発生するか
否かを検出し、エラーが発生しないことを確認してから
各レジスタに所定の演算結果を記憶させる様にしたこと
により、たとえエラーが発生したとしても、それ以前に
演算された結果は確実に保持され、演算処理が正確に行
なえると共に、謀まって入力したデータのみを訂正して
再び前の演算に続けて演算することが出来、処理時間も
短くできる等種々の利点を有する。

【図面の簡単な説明】

第１図は本発明の一実施例を示す小型電子式計算機のブ
ロック図、第２図は第１図のタイミング信号発生回路か
ら出力されるクロックパルス及びタイミング信号のタイ
ムチャート、第３図は第１図におけるＲＡＭのレジスタ
構成図、第４図は上記ＲＡＭのレジスタ格納状態を示す
図、第５図及び第６図ａ〜ｆは本発明の実施例による謀
演算防止動作を示すフローチャート、第７図ａ〜ｆはし
ジスタＡ，８，Ｃ，Ｄの格納、壮巴態を示す図、第８図
はしジスタＭ，，地，Ｍ３，地，Ｍ５，Ｍ６の格納状態
図である。１・・・・．・ＲＯＭ（リード・オンリ・メモリ）、３
・・・…ＲＡＭ（ランダム・アクセス・メモリ）、５・
・・・・・タイミング信号発生回路、６・・・・・・タ
イミングデコーダ、１５・…・・演算回路、２５・・・
・・・表示部、２６……キー入力部、Ｘｏ……ｘデータ
入力用キー、Ｙｏ…ｙデータ入力用キー。第２図図船第３図第４図第５図第６図第７図第８図

Claims

【特許請求の範囲】

１入力されたデータに基づいて予め定められた演算を
実行し、その結果を所定の記憶手段に記憶させる如くな
した小型電子式計算機に於て、入力されたデータに基づ
く演算により得られた結果を上記所定の記憶手段に記憶
させることなく実行させる制御手段と、この制御手段に
より制御されて実行した演算によつてエラーが発生した
か否かを検出するエラー検出手段とを具備し、このエラ
ー検出手段によりエラーが検出されなかつた際、再度上
記入力データに基づく演算を実行し、その演算結果を上
記所定の記憶手段に記憶させることを特徴とする誤演算
防止方式。