JPS6032229B2 - 小型電子式計算機におけるクリア制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は小型電子式計算機におけるクリア制御方式に関
する。

小型電子式計算機例えば電子式卓上計算機では、入力デ
ータ及び演算結果等の全てのデータをクリアするオール
クリアキー（ＡＣキー）、最新の数値データのみをクリ
アするクリアキー（ＣＥキー）を備えている。

しかして、一般の比較的短い計算機に対する演算操作を
行う場合には、上記２つのクリアキーを備えていれば、
誤った演算操作を行った場合でもそれ程問題を生じない
。しかし、上記従釆の計算機では、演算内容指令用のフ
ァンクションキーが操作されると、それ以前の数値デー
タの訂正が不可能で入力データを全てクリアしなければ
ならず、このため計算式どうりにキーを操作することに
よって各種複合演算を行わせようにした、いわゆる全数
式どうり計算機等においては、例えば、括弧計算等を含
む長い計算を行う場合に誤ったファンクションキーを操
作すると、今まで入力した全てのデータをオールクリア
キーによりクリアし、再び最初から入力操作を行わなけ
ればならず非常に面倒であった。本発明は上記の点に鑑
みてなされたもので、ファンクションキーが操作された
後でもそれ以前の入力データの訂正が可能な小型電子式
計算機におけるクリア制御方式を提供することを目的と
する。

以下図面を参照して本発明の一実施例を説明する。

第１図は、本発明の一実施例を示す回路ブロック図で、
図中１１は各種マイクロ命令がストアされているＲＯＭ
である。

そして、該ＲＯＭＩ Ｉからは、後述する演算用メモリ
であるＲＡＭ１２の被演算数を記憶しているレジスタの
行アドレスを指定する信号〔ＳＵ〕、演算数を記憶して
いるレジスタの行アドレスを指定する信号〔ＦＵ〕、被
演算数を記憶しているレジスタの列アドレスあるいは処
理開始列アドレスを指定する信号〔ＳＬ〕及び演算数を
記憶しているレジスタの列アドレスあるいは処理終了列
アドレスを指定する信号〔ＦＬ〕、演算命令、数層コー
ド信号Ｃ０、転送命令等のオペレーションコード〔ＯＰ
〕自己の次アドレス指定する信号〔Ｎａ〕が各々バスラ
ィンａ〜ｇを介して並列的に出力している。そして、バ
スラインｇを介して出力する信号〔Ｎａ〕は、アドレス
レジスター３に一時的に記憶される。アドレスレジスタ
ー３の出力は、ＲＯＭアドレス部１４に入力する。この
ＲＯＭアドレス部１４は、アドレスレジスタ１３から入
力される信号に従ってＲＯＭＩＩのアドレス指定を行な
う。また、オペレーションコード〔ＯＰ〕はバスライン
ｆを介てオペレーションデコーダ１５に供給される。こ
のオペレーションデコーダ１５は、上記オペレーション
コード〔ＯＰ〕をデコードして例えば行指定アドレスＦ
Ｕにより指定されたレジスタのデータ出力指令ＯＦ、行
指定アドレスＳＵにより指定されたレジスタのデータ出
力指令ＯＳ、キー入力講込み指令ＫＥ、間接アドレス議
出し指令ＩＤ、コード入力指令ＣＩ、スタック入力指令
ＳＩ、スタック出力指令Ｓ○、減算指令ＳＢ、ダウンカ
ウント指令ＤＮ、指定桁長さモードＭ、ジャッジ命令Ｊ
Ｕ等の各種制御指令を出力する。また、上記オペレーシ
ョンデコーダ１５からタイミングデコーダ１６に制御指
令が送られる。このタイミングデコーダ１６は、オペレ
ーションデコーダ１５からの制御命令、指定桁長さモー
ドＭ及び図示しないタイミングパルス発生部から与えら
れる第２図に示すクロックパルス少・，少２ 、タイミ
ングパルスｔ，〜ｔ３に従って各種タイミング信号◇ａ
〜◇ｄ、ｔａ〜ｔＣ、議出し／書込み指令Ｒ／Ｗ１，Ｒ
／Ｗ２等を出力する。上記各タイミング信号はぐａ＝ら
・〇．・〇Ｐ．○ｂ：ら・〇．・〇Ｐ． 中Ｃｉら・〇．・〇Ｐ２ つｄ＝ら・Ｊ，．Ｍ ねニＭ・ＳＴ＋Ｍ・ｔ， 比＝Ｍ・ｔ， 広ニＭ・ＳＴ である。

なお、第２図に於てｔ，〜ｔ３が１桁分でありＲＡＭ１
２よりデータを読出す際にはＳｕでアドレス指定された
レジスタの内容がｔ・のタイミングで読出され、Ｆｕで
アドレス指定されたレジスタの内容がらのタイミングで
読出される。また、書込みに於てはＦＵでアドレス指定
されたレジスタらのタイミングで書込まれる。また、上
記タイミング信号ＯＰ，‘まオペレーションデコーダ１
５から表示及びキーサンプリング命令が出力される際、
ＯＰ２はスタックィンＳＩ又はスタツクアウト指令ＳＯ
が出力される際にタイミングデコーダ１６に与えられる
指令であり、ＳＴはスタート指令で命令ステップの先頭
においてフリツプフロツプ１７からタイミングデコーダ
１６に与えられる。また、指定桁長さモードＭは、ＲＡ
Ｍ１２の指定が１桁の場合に“１’’、２桁以上で“０
”となる。しかして、上記ＲＯＭＩ １から出力される
行指定アドレス〔ＳＵ〕及び〔ＦＵ〕は、各々バスラィ
ンａ，ｂを介してゲート回路Ｇ，，Ｇ２に印加され、こ
れらゲート回路Ｇ，，Ｇ２の出力は、バスラィンｈを介
してＲＡＭ１２の行指定アドレス入力端子〔ＲＡＵ〕に
入力する。なお、上記ゲート回路Ｇ，には、図示しない
タイミング信号発生部から出力するタイミング信号Ｌが
直接供給され、ゲート回路○２にはタイミング信号ｔ，
がィンバータ１８を介して供給されて、ゲートの開閉制
御が行われる。また、ＲＯＭＩＩから出力されるＲＡＭ
１２の列アドレスあるいは処理開始列指定アドレス〔Ｓ
Ｌ〕及び列アドレスあるいは処理終了列指定アドレス〔
ＦＬ〕はそれぞれバスラインｃ，ｄを介してゲート回路
○３，Ｇ４加えられる。上記ゲート回路Ｇ３，Ｇ４はタ
イミングデコーダ１ ６から出力れるタイミング信号ね
，比によってそれぞれゲート制御される。そして、上記
ゲート回路○３，Ｇ４の出力は入出力バスラインｉに出
力され、ＲＡＭ１ ２の列アドレス入力端子ＲＡＬに入
力すると共に、スタックＲＡＭＩ９の列アドレス入力端
子ＲＡＬに入力する。また、上記ゲート回路Ｇ３の出力
は、カウンタ２０へ供給される。このカウンタ２川ま、
タイミング信号Ｊｄによりカウント動作を行うもので、
通常はタイミング信号）ｄが入力される毎に１ずつカウ
ントアップするが、オベレーションデコーダ１５からダ
ウンカウント指令ＤＮが与えられた場合にはタイミング
信号？ｄが入力される毎に１ずつダウンカウントする。
そして、上記カウンタ２０の出力はゲート回路Ｇ５を介
してＲＡＭ１２、スタックＲＡＭＩ９の列アドレス入力
端子ＲＡＬへ加えられると共に一致回路２１の一方の入
力端に加えられる。この一致回路２１の他方の入力端に
はＲＯＭＩＩからバスラィンｄに出力される処理終了列
指定アドレスＦＵが与えられる。この一致回路２１には
オペレーションデコーダ１５から出力される指定桁長さ
モードＭがインバータ２２を介して与えられており、こ
のィンバータ２２の出力が“１”の時に一致回路２１が
動作すろうになっている。この一致回路２１の一致出力
はアンド回路２３に加えられると共にオア回路２４を介
してフリップフロップ１７に入力される。さらにこのフ
リツプフロツプ１７にはオペレーションデコーダ１５か
ら出力される指定桁長さモードＭがオァ回路２４を介し
て与えられる。このフリップフロップ１７はタイミング
信号ら・で，に同期して入力信号を論込み、前記したス
タート指令ＳＴを出力する。・また、上記オペレーショ
ンデコーダ１５から出力される指定桁長さモードＭはア
ンド回路２５に加えられる。アンド回路２３，２５には
タイミング信号ｔ３・ぐ，が入力されており、その出力
信号はオア回路２６を介してアドレスレジスター３に論
込み信号として送られる。一方上記演算用メモリである
ＲＡＭ１２は、例えば第３図に示すようにＸ，Ｙ，Ｚの
アキュムレータレジス夕及びスタックＲＡＭＩ ９の行
アドレスを指定するスタックポィンタＳＰ等が行方向に
配設されており、上記各レジスタは数値データ記憶桁Ｖ
Ｔ（０〜１針行）、及びファンクション記憶桁Ｆ（１５
行目）より構成されている。

なお、前記レジスタＸ，Ｙ，Ｚにはそれぞれ（０）〜（
２）のアドレスナンバが付してあり、上記各レジスタは
、前記行指定アドレスＦＵあるいはＳＵより上記アドレ
スナンバに対応したコードが出力された際にアドレス指
定される。また、上記各レジスタの桁は前記列指定アド
レスＦＬあるいはＳＬによって指定され、読出し、書込
みはタイミングデコーダー６から出力される論出し／書
込み指令Ｒ／ＷＩにより指定される。また、スタックポ
ィンタＳＰは、行指定アドレスが「１１」（３）、列指
定アドレスが「１１１１」（１５）の時アドレス指定さ
れる。しかして、上記行及び列アドレスによりアドレス
指定された演算数、被演算数、あるいは転送等のために
謙出されたデータは、出力端子ＯＵＴより並列４ビット
のデータとして出力され、タイミング信号し・ぐ，でゲ
ート制御されるゲート回路Ｇ６を介してラツチ回路２７
へ送られると共にタイミング信号ら・■，でゲート制御
されるゲート回路Ｇ７を介してラッチ回路２８へ送られ
る。そして、上記ラッチ回路２７の出力は、オペレーシ
ョンデコーダ１５から出力される間接アドレス講出し指
令ｍにより制御されるゲート回路Ｃ８を介してＲＡＭ１
２の列アドレス入力端子ＲＡＬへ入力される。さらにラ
ツチ回路２７の出力は、オペレーションデコーダ１５か
ら出力されるデータ出力指令ＯＳにより制御されるゲー
ト回路Ｇ９を介して演算回路３１の入力端ａに供給され
ると共にバッファ３２へ送られる。このバッファ３２は
タイミング信号Ｊｃにより入力信号を読込むもので、そ
の出力はスタツクＲＡＭＩ９の行アドレス入力端子ＲＡ
Ｕに加えられる。この一時記憶用メモリであるスタツク
ＲＡＭＩ９は第３図に示すように複数のレジスタＭ，〜
Ｍｎがスタックされており、これらの各レジス夕Ｍ，〜
Ｍｎにそれぞれ演算用データを記憶するようになってい
る。これらのレジスタＭ，〜Ｍｎは前記アキュムレータ
レジス夕×，Ｙ，Ｚと同じ構成となっている。上記スタ
ックＲＡＭＩ９の入出力端子Ａにはラツチ回路２８の出
力がゲ−ト回路Ｇ，の○，．を介して入力される。上記
ゲート回路○，ｏはオペレーションデコーダー５から出
力されるデータ出力指令ＯＦによって制御され、ゲート
回路Ｃ，．はスタツク入力指令ＳＩによって制御される
。また、上記スタツクＲＡＭＩ９はタイミングデコーダ
１６から出力される読出し／書込み指令Ｒ／Ｗ２によっ
て議出し／書込みのモードが指定され、入出力端子Ａか
ら読出されるデータはゲート回路Ｇ，２を介してＲＡＭ
１ ２のデータ入力端子ＩＮへ入力される。上記ゲート
回路Ｇ，２は、オペレーションデコーダ１５から出力れ
るスタツク出力指令ＳＯによって制御される。また、上
記ラツチ回路２８からゲート回路○，ｏを介して出力さ
れるデータは演算回路３１の入力端ｂへ送られると共に
バッファ３３へ送られる。このバッファ３３はタイミン
グ信号？ａに同期して動作するもので、その出力はデコ
ーダ３４を介して表示部３５へ送られて表示される。し
かして、上記演算回路３１は、演算データ出力ラインｊ
及びキヤリー出力ラインｋを備えており、ラインｉから
出力されるデータはゲート回路Ｇ，３を介してＲＡＭ１
２の入力端子ＩＮへ入力される。上記ゲート回路Ｇ，３
はインバー夕３６を介して入力されるスタツク出力指令
ＳＯによって制御される。上記演算回路３１からライン
ｊに出力されるデータは、オア回路３７を介してアンド
回路３８へ加えられ、ラインｋに出力されるキヤＩＪー
あるいはポロー信号はアンド回路３９へ加えられる。上
記アンド回路３８，３９はオペレーションデコーダ１５
からジャッジ命令ＪＵが与えられた際に信号を出力する
もので、アンド回路３８，３９の出力は、アドレスレジ
スタ１３にアドレスデータとして入力される。また、前
記ラッチ回路２７からゲート回路Ｇ９を介して出力され
るデータは、タイミング信号０ｂに同期て動作するバッ
ファ４０へ入力される。このバッファ４０の出力はデコ
ーダ４１を介してキー入力部４２へキーサンプリング信
号として送られると共に表示部３５へデイジット信号と
して送られる。上記キー入力部４２から出力されるキー
入力データは、タイミング信号ら・０，に同期して動作
するバッファ４３に貯えられ、オペレーションデコーダ
ー５から出力されるキー入力指令ＫＥにより制御される
ゲート回路Ｃ，４を介して演算回路３１の入力端子ａに
入力される。また、この入力端子ａにはＲＯＭＩ Ｉか
らラインｅに出力される数値コードＣｏがゲート回路Ｇ
，５を介して入力される。このゲート回路○，５‘ま、
オペレーションデコーダ１５から出力されるコード入力
指令ＣＩによって制御される。次に第４図により、アド
レスレジスタ１３、ＲＯＭアドレス部１４、ＲＯＭＩ
１、オペレーションデコーダー５、タイミングデコーダ
ー６の詳細について説明する。

なお、第４図は上記各回路部についてＣＥキーが操作さ
れた場合の処理に関係する部分のみを示したもので、そ
の他の部分については省略してある。アドレスレジスタ
１３は例えば４ビット構成で、各ビットにはＲＯＭＩＩ
から出力される４ビットの次アドレスＮａが入力される
。この場合、アドレスレジスタ１３の第１、第２ビット
には上記次アドレスＮａと共にアンド回路３８，３９の
出力がオア回路５１，５２を介して入力される。上記ア
ドレスレジスタ１３の各ビット出力は、直接及びィンバ
ータを介してＲＯＭアドレス部１ ４へ送られ、ここで
デコードされてＲＯＭＩＩのアドレスを指定する。ＲＯ
ＭＩＩはＲＯＭアドレス部１４からのアドレス指定によ
り、例えばＳＵ，ＦＵ，ＳＬ， ＦＬ，Ｃｏ，０ｐ，Ｎ
ａ等の信号を出力する。この場合行指定アドレスＳＵ，
ＦＵのみ２ビットコードで、その他の信号は４ビットコ
ードで出力される。オペレーションデコーダ１ ５は、
ＲＯＭＩ Ｉから出力されるオペレーションコードＯＰ
をデコードし、例えばＳＢ，Ｓ０，ＪＵ，Ｍ，ＯＳ，Ｃ
Ｉ，ＯＦ等の制御指令を出力する。タイミングデコーダ
１６はオペレーションデコーダー５から出力される制御
信号に応じて０ｃ，Ｒ／Ｗ１，Ｒ／Ｗ２等の制御信号を
タイミング信号に同期して出力する。すなわち、タイミ
ング信号でｃは、オペレーションデコーダ１５からデー
タ出力指令ＯＳが出力されている時にタイミング信号ら
・◇，に同期して出力され、議出し／書込み指令ＲノＷ
Ｉは減算指令ＳＢ、スタック出力指令Ｓ○、コード入力
指令ＣＩ等の何かが出力されている場合にタイミング信
号ｔ３に同期して出力される。また、講出し／書込み指
令Ｒ／Ｗ２は、ＲＯＭＩ Ｉから「００１０」のオペレ
ーションコードＯＰが出力された場合にタイミング信号
ｔ３に同期して出力される。第５図は主なオペレーショ
ンに対するオペレーションコードＯＰとその時出力され
る制御信号との関係を示したものである。次に上記のよ
うに構成された本発明の動作を説明する。ＲＡＭ１２内
には開示しないが表示桁制御信号及びキーサンプリング
信号を得るための制御カウンタが設けられており、この
制御カウンタはＲＯＭＩＩからの指令に従って演算回路
３１により一定の周期で１ずつカウントアップされてい
る。そして、上記制御カウン外まその内容が表示部３５
の最上桁を指定する値まで達するとりセットされて再び
カウントアップ動作が開始される。上記制御カウンタの
内容は、カウントアップする毎にゲート回路Ｇ６，Ｇ９
を介してバッファ４川こ論出される。このバッファ４川
こ論出された内容はデコーダ４１によってデコードされ
、キーサンプリング信号としてキー入力部４２へ送られ
ると共にディジット信号として表示部３５へ送られる。
このようにして上記制御カゥンタの内容に従ってキーサ
ンプリング信号、デイジット信号がキー入力部４２、表
示部３５へ供給されている。また、上記制御カウンタの
内容はゲート回路Ｇ６を介してＲＡＭ１ ２の列アドレ
ス入力端子ＲＡＬに与えられ表示用レジスタの桁を上記
カウンタのカウント内容に応じて順次下位桁より上位桁
へとアドレス指定する。この制御カウンタの内容によっ
て順次アドレス指定される表示用レジスタの桁の内容は
ゲート回路Ｇ７，Ｇ．ｏ、バッファ３３を介してデコー
ダ３４でデコードされて表示部３５により前記ディジッ
ト信号に同期して表示される。このようにして通常の表
示動作が行われる。この状態でキー操作が行われろをキ
ー入力部４２から操作キーに対応したコード信号が出力
され、バッファ４３に貯えられる。また、この際キーサ
ンプリング信号に同期してキー入力部４２から出力され
る信号によりＲＡＭ１２内の上記制御カウンタのカウン
トアップ動作が禁止される。次いでＲＯＭＩ１からのオ
ペレーションコード０ｐに従ってオペレーションデコー
ダ１５からキー入力指令ＫＥが出力され、バッファ４３
に貯えられているキー入力データがゲート回路Ｃ，４を
介して読出され、演算回路３１及びゲート回路Ｇ，３を
介してＲＡＭ１２に送られる。そして、このＲＡＭ１
２に貯えられた入力データ及びこの時の制御カゥンタの
内容によって操作キーを判定する。すなわち、デコーダ
４１から出力されるキーサンプリング信号は、それぞれ
複数個のキーに対して共通に与えられ、所定のキー群毎
に同一のコード信号が出力されるようになっているので
、キー入力コードとその時のキーサンプリング信号によ
って操作キーの判定を行っている。そして、この判定結
果に従って操作キーに対応する入力コードをＲＡＭ１２
に記憶させ、その後制御カゥンタの動作を再開させる。
以下第６図により暦数動作が行われた場合のＲＡＭ１２
へのデータ書込み動作について説明する。第６図に示す
ようにキー入力部４２において暦数操作Ａが行われると
、ＲＯＭＩＩからのオペレーションコード○ｐに従って
オペレーションデコーダ１５からジャッジ命令ＪＵが出
力され、ステップＢに示すようにＲＡＭ１ ２における
Ｚレジスタのファンクション記憶桁ＺＦの内容が「０」
か否かを判定する。すなわち、ステップＢでは入力デー
タが第１層数データであるか否かの判定を行っている。
上記ＺＦの内容が「０」の場合は入力データが第１暦数
データであり、ステップＣに進み、第３図に示す×レジ
スタの教壇データ記憶桁×ｖＴ及びファンクション記憶
桁×Ｆの内容をクリアする。次いでステップＤに示すよ
うにＺレジスタのＺＦ桁に「１」を書込み、第１贋数が
行われたことを記憶する。また、ステップＢでＮＯと判
定された場合、つまりすでに暦数されていて今回の入力
データが第２暦数以降であればステップＥに進んでＸレ
ジスタの暦数データ入力桁の内容を１桁桁上げする。上
記ステップＤあるいはステップＥを終了すると、ステッ
プＦに示すように入力データＥｎをＸレジスタの最下位
桁×ｖＴ（ＬＳＤ）に記憶させ、その後、ステップＧに
示すようにＸレジスタのＸｖＴの内容をＺレジスタのＺ
ｖＴに転送する。そして、このＺレジスタに貯えれた内
容は、ステップ日に示すように表示部３５において表示
される。しかして、上許侭ＡＭ１ ２のアクセスに際し
てはＲＯＭＩＩから行指定アドレスＳｕ， ＦＵ、処理
開始列指定アドレスＳＬ及び終了列指定アドレスＦＬが
処理内容に応じて出力される。

また、ＲＯＭＩＩからはオペレーションデコーダ１５に
その時の処理内容に応じてオペレーションコード０ｐが
与られ、この結果オペレーションデコーダ１５から各種
制御指令が出力されて所定の処理が実行される。例えば
第６図のステップＢを実行する場合には、行指定アドレ
スＦＵによりＺレジスタが指定され、列指定アドレスＦ
Ｌによりファンクション記憶桁Ｆが指定される。すなわ
ち、Ｆｕ，ＦしのアドレスによりＺレジスタのファンク
ション記憶桁ＺＦが指定される。そして、このアドレス
指定されたＺＦの内容をゲート回路Ｇ７，Ｇ，ｏを介し
て演算回路３１に論出し、ＺＦの内容に従ってステップ
ＣあるいはステップＥに対するＲＯＭＩＩの次アドレス
を指定する。この場合は１桁の指定であるので、オペレ
ーションデコーダ１５から出力される指定桁長さモード
Ｍは‘‘１”であり、ィンバータ２２の出力が“０”と
なって一致回路２１の動作が禁止されている。また、第
６図のステップＣを実行する場合には、行指定アドレス
ＦＵにより×レジスタが指定され、列指定アドレスＳＬ
，ＦＬにより処理開始列と処理終了列つまりこの場合に
は最下位桁と最上位桁が指定される。また、この場合に
はオペレーションデコーダ１５から出力される指定桁長
さモードＭが“０”となると共に、タイミングデコーダ
１６から出力される講出し／書込み指令Ｒ／ＷＩが“１
”となり、ＲＡＭ１ ２に書込み指令を与える。しかし
て、ＲＯＭＩＩから出力される行指定アドレスＦＵは、
ｔロ以外のタイミングにおいてゲート回路Ｇ２を介して
ＲＡＭ１２の行アドレス入力端子ＲＡＵに入力される。
そして、ＲＯＭ１ １から出力されるオペレーションコ
ード○ｐに従ってまずタイミングデコーダ１６からタイ
ミング信号俗が出力され、ゲート回路○３に与えられる
。この結果、ゲート回路○３のゲートが開かれ、ＲＯＭ
Ｉ Ｉから出力される処理開始列ドレスＳＬがＲＡＭ１
２の列アドレス入力端子ＲＡＬ及びカウンタ２０へ入力
される。この時指定桁長さモードＭが“０”でタイミン
グデコーダ１６からタイミング信号Ｊｄが出力されるの
で、上記処理開始列アドレスＳＬはタイミング信号ｄｄ
に同期してカウンタ２０にセットされる。そして、上記
行指定アドレスＦＵ及び列指定アドレスＳＬによってＸ
レジスタの最下位桁が指定される。また、上記ステップ
Ｃを実行する場合にはＲＡＭ１２に書込み指令が与えら
れると共にＲＡＭ１２の入力端子瓜に「０」のデータが
与えられるので、Ｘレジスタの最下位桁に「０」が書込
まれる。次いでタイミングデコーダ１６からタイミング
信号中ｄが出力されてカウンタ２０の内容が十１される
。指定桁長さモードＭが“０’’で、かつ、フリツプフ
ロツプ１７からスタート信号ＳＴが出力されていない場
合にはタイミングデコーダ１６からタイミング信号ｔｃ
が出力され、ゲート回路０５のゲートが開かれている。
このためカウンタ２０の出力はゲート回路○５を介して
ＲＡＭ１２の列指定アドレス入力端子ＲＡＬへ入力され
、Ｘレジスタの桁を指定する。上記カウンタ２０はタイ
ミング信号ぐｄにより順次十１され、Ｘレジスタを下位
桁から上位桁まで順に指定する。このカゥンタ２０１こ
よる桁指定によって×レジスタには下位桁から順に「０
」や書込まれる。また、カウンタ２０の内容はゲート回
路○５を介して一致回路２１へ入されており、ＲＯＭＩ
Ｉから出力される処理処了列指定アドレスＦＬと一致す
るか否か常に比較されている。そして、カウンタ２０の
カウントアップによりその内容が処理終了列指定アドレ
スＦＬまで達すると一致回路２１から“１”信号が出力
され、フリツプフロツプ１７がセットされる。この結果
、フリ．ツプフロツプ１７からスタート指令ＳＴが出力
され、タイミングデコーダ１６へ入力される。このため
それまでタイミングデコーダ１６から出力されていたタ
イミング信号広が“０”となり、ゲート回路Ｇ５のゲー
トが閉じてＲＡＭ１２への列指定アドレスの入力が禁止
される。また、上記一致回路２１の一致出力はアンド回
路２３へ与えられ、そのゲートを開く。このためアンド
回路２３からタイミング信号ら・Ｊ，が出力され、オア
回路２６を介してアドレスレジスタ１３に議込み信号と
して送られる。このオア回路２６を介して与えられる信
号により、アドレスレジスタ１３は次のアドレスデータ
を読込んでＲＯＭアドレス部１４へ入力する。従ってＲ
ＯＭＩＩは次のアドレスが指定れて次の処理動作を開始
する。このようにしてステップＣの処理を終了するが、
第６図のその他のステップにおいても同様にして処理が
行われる。次の第７図によりファンクションキーが操作
された場合の動作について説明する。第７図においてフ
ァンクションキーの操作が行われると、まずステップ１
に示すようにファンクションキー入力処理が行われる。
すなわち、キー入力部４２から入力されたファンクショ
ンデータは、バッファ４３に一時記憶され、その後キー
入力指令ＫＥによりゲート回路Ｇ，４を介して謙出され
、演算回路３１及びゲート回路Ｇ，３を介してＲＡＭ１
２へ入力される。そして、このＲＡＭ１ ２に入力され
たファンクションデータは、ＲＯＭＩ Ｉからのアドレ
ス指定により×レジスタのファンクション記憶桁×Ｆに
書込まれる。次にステップＪに進み、Ｚレジスタのファ
ンクション記憶桁ＺＦに「０」を書込んだ後、ステップ
Ｋに示すようにスタツクポインタＳＰでアドレス指定さ
れるスタックＲＡＭＩ９内のレジスタ例えばＭ，から教
壇データおよびファンクションデータをＹレジスタに論
出した後に、ステップＬに於て演算実行か否かの判定を
行う。すなわち、括弧計算等の連続計算を行う場合には
、加減乗除のファンクションデータに重み付けを行い、
前回入力されたファンクションデータと今回入力された
ファンクションデータとの重みの比重を行い、その比較
結果に従って演算実行が否かを決定する。例えば「×」
「÷」の重みを「十一「一」より大きく設定した場合、
前回入力ファンクションデータが「×」あるいは「÷」
で大きく、今回入力ファンクションデータが「十一ある
いは「一」で小さい場合は、演算実行と判定し、前回入
力ファンクションデータに従って演算処理を行う。前回
入力ファンクションデータの重みが今回入力ファンクシ
ョンデータの重みより小さい場合は非演算であると判定
する。上記ステップＬでは、ファンクションデータ記憶
桁×ＦおよびＹＦの内容を比較して演算実行か否かの判
定を行う。このステップＬで非演算（ＮＯ）であると判
定された場合はステップＭに進み、ＲＡＭ１２内のスタ
ツクポィンタＳＰの内容を十１する。次いでステップＮ
に進み、上記スタックポィンタＳＰの内容をスタックＲ
ＡＭ１９のアドレス用バッファ３２にセットする。そし
て、ステップ０に於て、上記バッファ３２によってアド
レス指定されるスタツクＲＡＭＩ９内のレジスタ例えば
Ｍ２に、ＲＡＭ１２内のＸレジスタの×ｖＴ，ＸＦに記
憶されている数直データ及びファンクションデータを転
送する。次いでステップＰに示すようにＸレジスタの×
ｖＴに記憶されている数暦データをＺレジスタのＺｖＴ
に転送すると共にステップＱに示すように上記Ｚレジス
タに転送した数層データを表示部３５で表示する。また
、ステップＬの判定結果が演算実行（ＹＥＳ）であった
場合は、ステップＲに進み×レジスタのＸｖＴ及びＹレ
ジスタのＹｖＴの内容を演算回路３１に読出し、Ｙレジ
スタに記憶されているファンクションデータに従って所
定の演算処理を行い、その演算結果をＸレジスタに記憶
する。上記演算終了後ステップＳに進みスタックポイン
タＳＰの内容を−１し、その結果が「１０」以外であれ
ばステップＴで−１されたスタツクポィンタＳＰの内容
をスタツクＲＡＭＩ ９のアドレス用バッファ３２にセ
ットする。なお「０」であればステップＰに進む。しか
して上記ステップＴの動作が終了すると再びステップＫ
に戻り、前記した動作を繰返す。第８図のステップ（１
）〜（７）、「２十３（４十５」のキー操作を行った場
合のＲＡＭ１２内の各レジスタ×，Ｚ，ＳＰ及びスタッ
クＲＡＭＩ ９内の各レジスタＭ，〜地の記憶内容の変
化を示したものである。まず、「２」の暦数が行われる
と第８図のステップ１に示すようにＲＡＭ１２の×レジ
スタの×ｖＴに「２」が書込まれると共に、この×ｖＴ
の内容がＺｖｒに転送され、このＺｖＴの内容「２」が
表示部３５で表示される。また、第１暦数が行われたこ
とによりＺＦに「１」が書込まれる。次いで「十一のフ
アンクションキーが操作されると、第８図のステップ２
に示すようにファンクションデータ「十一が×Ｆに書込
まれると共に、スタツクポィンタＳＰの内容に十１され
る。そして、このスタックポィンタＳＰによりアドレス
指定されるスタックＲＡＭＩ９内のレジスタＭ，及びこ
のレジスタＭ，のファンクションデータ記憶部Ｍ，Ｆに
×ｖｒの内容「２」及び×Ｆの内容「十一が転送される
。また、上記ファンクションキーが操作されたことによ
ってＺＦの内容がクリアされる。以下キー操作に応じて
同様に処理が行われ、「５」の数値キーが操作された時
には第８図のステップ７に示すように×ｖＴに「５い
ＺＶＴに「１」、Ｓｐに「３」、ＭＩに「２」、Ｍ，Ｆ
に「十一、 Ｍ２に「３ハ Ｍ２Ｆに「（一、 Ｍ３に
「４」、地Ｆに「十一が書込まれている。次に第９図の
フローチャートにより本発明の主要動作であるクリア（
ＣＥ）キーが操作された場合について説明する。

第８図のにステップ８〜１０は、上記した「２十３（４
十５」のキー操作を行った後にＣＥキーを操作した時の
ＲＡＭ１２およびスタツクＲＡＭＩ９の内容変化を示た
ものである。上記ＣＥキーは通常の暦数訂正用のクリア
機能及び最新入力ファンクションデータとこのファンク
ションデータの直前に入力された数値データを操作毎に
クリアする機能を有している。しかして、キー入力部４
２においてＣＥキーの操作が行われると、第９図のステ
ップＵに示すようにＺレジスタのファンクションデータ
記憶桁ＺＦの内容が「０」か否かを判定する。このステ
ップＵにおいてＲＯＭアドレス部１４によりＲＯＭＩ
Ｉの１番地がアドレスされ、ＲＯＭ１ １からオペレー
ションコード○ｐとして「１１１０」が出力される。こ
のオペレーションコード○ｐは、第４図に細を示すオペ
レーションデコーダー５でデコーダされ、Ｍ，ＯＦ，Ｊ
Ｕが“１”となる。この時ＲＯＭＩＩから出力される行
指定アドレスＦＵは「１０」（２）、列指定アドレスＦ
Ｌは「１１１１」（１５）が出力されるので、Ｌのタイ
ミングでゲート回路Ｇ２を介してＺレジスタが指定され
、比のタイミングでゲート回路○４を介して１３行目が
指定される。上記のアドレス指定によりＺレジスタの１
５行目つまりＺＰが指定されてその内容が読出され、ｔ
２・で，のタイミングでラツチ回路２８にセットされる
。この時ＯＦが“１”であるのでラツチ回路２８にラッ
チされた内容はゲート回路○・ｏを介して演算回路３１
へ入力される。そして、この演算回路３１の出力はオア
回路３７を介してアンド回路３８へ入力される。また、
この際アンド回路３８にはジャッジ命令ＪＵが与えられ
ているので、上記ＺＦの内容が「１」であればアンド回
路３８から“１”信号が出力され、オア回路２６から出
力れる議込みパルスによりアドレスレジスタ１３の第１
ビットに謙込まれる。このアドレスレジスタ１３の議込
みパルスは、Ｍが“１”の場合、ｔ３・で，のタイミン
グでアンド回路２５から出力され、オア回路２６を介し
てアドレスレジスタ１３に与えられる。さらに、Ｍが“
１”の場合、上記ｔ３・◇，のタイミングでフリツプフ
ロツプ１７がセットされ、スタート指令ＳＴがタイミン
グデコーダー６に与えられる。従って上記スタート指令
ＳＴは、次の処理サイクルの最初で出力することになる
。また、上記ＲＯＭＩＩの１番地がアドレス指定された
場合、ＲＯＭＩＩから出力される次アドレスＮａは「ｏ
ｌｏｏ」（４）となっているので、ＺＦが「ＩＪであれ
ばアドレスレジスタ１３の内容は「５」なり、ＺＦが「
０」であればアドレスレジスター３の内容は「４」とな
る。このアドレスレジスター３の内容によってＲＯＭＩ
Ｉのアドレスが指定され、次のステップに進む。すなわ
ち、ステップＵの判定において、ＺＦの内容が「０」で
あればアドレスレジスタ１３に「４」がセットされてス
テップＶに進み、スタツクポインタＳＰの内容により間
接アドレス指定されるスタツクＲＡＭＩ９内のレジス夕
に「０」が書込まれる。すなわち、ステップＶでは、第
７図のファンクションキーフローのステップＮによつて
スタツクＲＡＭＩ９のアドレス用バッファ３２にスタツ
クポインタＳＰの内容がセットれており、このバッファ
３２によってアドレス指定されているスタツクＲＡＭＩ
９内のレジスタに「０」が書込まれる。まず、このステ
ップＶに於てはアドレスレジスタ１３の内容に従ってＲ
ＯＭＩ Ｉの４番地がアドレス指定されると、ＲＯＭＩ
ＩのオペレーションコードＯＰより「００１０」が出
力され、このオペレーションコ−ド‘こ従ってタイミン
グデコーダ１６よりＲ／Ｗ２が出力する。この時スター
ト信号ＳＴとＭによりタイミングデコーダ１６からタイ
ミング信号ｔａが出力され、ゲート回路Ｇ３のゲートが
開かれる。この結果、ＲＯＭＩＩから出力される列指定
アドレスＳＬ「００００」がゲート回路○３を介してス
タックＲＡＭＩ９へ送られて０桁目をアドレス指定する
と共にタイミング信号◇ｄに同期してカウンタ２０‘こ
セットされる。また、この際、オペレーションデコーダ
１５からＳＩの指令は出力されていないのでゲート回路
Ｃ，．は開かれない。このような状態でタイミングデコ
ーダ１６より信号Ｒ／Ｗ２が出力されてスタツクＲＡＭ
Ｉ ９のアドレスバッファ３２によりアドレス指定され
るレジスタの０桁目に「０」が書込まれる。一方、この
時、ゲート回路Ｇ５を介して上記カウンタ２０の内容「
０」が一致回路２１の一方の入力側に送られ、ＲＯＭＩ
Ｉから一致回路２１の他方の入力側に入力されている処
理終了列指定アドレスＦＬ「１１１１」即ち、「１５」
と比較される。

この場合、一致しないので一致回路２１からは一致信号
が出力されないので、アンド回路２３、オア回路２６か
らは読込みパルスが出力せず、アドレスレジスタ１３の
内容は変らない。又、同時にカゥンタ２０にはタイミン
グ信号Ｊｏが印加されてそのカウント値が十１される。
そして次の桁サイクル即ち、第１桁目のサイクルに入る
と上記した０桁目に「０」を書込む動作と同様にして上
記しジスタの１桁目に「０」が書込まれる。以後、上記
しジスタの２桁目から１４行目まではカウンタ２川こよ
り順次桁が指定されて「０」が書込まれる。そして、カ
ウンタ２０のカウント値が「１５Ｊになると、このカウ
ント値がゲート回路Ｇ５を介して列アドレス信号として
スタックＲＡＭＩ９の端子ＲＡＬ‘こ供給され、上託し
ジスタの第１５桁目に上述と同様「０」が書込まれる。
この時、上記ゲート回路○５を介してカウント値「１５
」が上記−敦回路２１の一方の入力端に加えられるので
、上記一致回路２１の他方の入力端に印加されているＦ
Ｌ「１１１１」（内容＝１５）との一致がとれ、一致回
路２１から一致信号が出力され、アンド回路２３に加え
られると共にオア回路２４を介してフリツプフロツプ１
７に加えられる。従ってｔ３・ぐ，のタイミングでアン
ド回路２３から“１”信号が出力され、オア回路２６を
介してアドレスレジスタ１３に謙込みパネルとして送ら
れる。この謙込みパルスによりアドレスレジスタ１３に
次のアドレス「００１０」がセットされ、次のステップ
Ｗに進む。また、上記ら・０，のタイミングで一致回路
２１の出力がフリツプフロップ１７に読込まれ、フリッ
プフロップ１７から次のステップのスタート指令ＳＴが
出力される。このようにしてステップＶの処理を終了す
るが、上記カウンタ２０の内容が「０」から「１５」ま
でカウントアップされる間に前記バッファ３２にアドレ
ス指定されるスタックＲＡＭＩ９内のメモリの０〜１９
稀こ「０」が書込まれる。すなわち、前記レジスタの内
容がクリアされる。ステップＷは、スタックポィンタＳ
Ｐの内容を講出して−１し、その結果をスタックポイン
タＳＰに書込むステップでＲＯＭＩＩからは行指定アド
レスＦＵ「１１」、列指定アドレスＦＬ「１１１１ハ
コード信号Ｃｏ「０００１ハ オペレーションコード○
ｐ「１１１１」、次アドレスＮａ「００１１」が出力さ
れる。

上記オペレーションコード０ｐ「１１１１」が出力され
ると、オペレーションデコーダ１５から指令ＳＢ、Ｍ，
ＣＩ，ＯＦが出力される共にタイミングデコーダー６か
ら書込み指令Ｒ／Ｗ１（“１”）が出力される。指令Ｃ
Ｉが出力されることにより、ＲＯＭＩＩからのコード信
号「０００１」がゲート回路Ｇ，５を介して演算回路３
１に入力される。そして、行指定アドレスＦＵ及び列指
定アドレスＦＬによつてＲＡＭ１２のスタツクポインタ
ＳＰがアドレス指定されてその内容力ｉｔ２・０・のタ
イミングでラツチ回路２８にセットされる。そして、こ
のラッチ回路２８にセットされた内容は、ゲート回路Ｇ
，ｏを介して演算回路３１へ送られる。この時演算回路
３１には減算指令ＳＢが与えられているので、演算回路
３１に入力されたスタツクポィンタＳＰの内容はコード
信号Ｃｏ「０００１」（１）により−１これ、その減算
結果がゲート回路Ｇ，３を介してスタックポインタＳＰ
に書込まれる。そして、上記演算が終了するとＲＯＭ１
１からの次アドレスＮａによりアドレスレジスタ１３が
「００１１」となり次のステップＸに進む。このステッ
プＸはスタックポィンタＳＰの内容をスタックＲＡＭＩ
９のアドレス用バッファ３２にセットするもので、まず
、ＲＯＭＩＩの３番地がアドレス指定される。この３番
地のアドレス指定によりＲＯＭＩ Ｉからは、行指定ア
ドレスＳＵとして「１１ハ列指定アドレスＳＬとして「
１１１１」、オペレーションコード○ｐとして「１１０
０ハ 次アドレスＮａとして「０１１０」が出力される
。上記オペレーションコード０ｐによりオベレ−シヨン
デコーダ１ ６、タイミングデコーダ１６から０６、Ｍ
の指令及びタイミング信号ね〜ぐｃが出力される。そし
て、上記行指定アドレスＳＵ、列指定アドレスＳＬによ
ってＲＡＭ１２内のスタツクポイン夕ＳＰが指定され、
その内容がち・Ｊ，のタイミングでゲート回路Ｇ６を介
してラッチ回路２７にセットされる。このラツチ回路２
７にセットされたスタツクポインタＳＰの内容は、指令
ＯＳによりゲート回路○９を介して出力され、タイミン
グ信号◇ｃに同期してバッファ３２にセットされる。ま
た、前記ステップＵの判定結果がＮＯでＲＯＭＩＩの５
番地がアドレス指定されるとステップＹに進み、Ｚレジ
スタのＺＦに「０」が書込まれる。

このステップＹでは、行指定アドレスＦＵ「１０」、列
指定アドレスＦＬ「１１１１」によりＺレジスタのＺＦ
が指定される。また、オペレーションコードＯＰ「１０
０１」によりオペレーションデコーダー５よりＭ、タイ
ミングデコーダー６よりＲ／ＷＩが出力する。この時、
オペレーションデコ−ダ１５からはＯＳ，ＯＦ，ＣＩの
いずれも出力されていないのでゲート回路Ｇ９，Ｇ，ｏ
，Ｇ，５は開かれず、よってＲＡＭ１２の入力端子ｍに
は「０」が与えられている。この結果Ｒ／ＷＩによって
ＺＦに「０」が書込まれる。しかして、上記ステップＸ
あるいはＹの処理を終了すると、次アドレスＮａ「０１
１０」によりＲＯＭＩ Ｉの６番地が指定され、ステッ
プＺに進む。

このステップＺはスタツクＲＡＭＩ９のアドレス用バッ
ファ３２にセットされたデータでアドレス指定されるス
タツクＲＡＭＩ９内のレジスタの内容が読出され、Ｚレ
ジスタのＺｖＴに書込まれる。すなわち、このステップ
ＺではＲＯＭＩＩから行指定アドレスＦＵ「１０」、処
理開始列指定アドレスＳＬ「００００」、処理終了列指
定アドレスＦＬ「１１１０ハオペレーシヨンコード０ｐ
「０１０１」が出力される。このオペレーションコード
０ｐ「０１０１」によりオペレーションデコーダ１５か
らＳ○、タイミングデコーダ１６からタイミング信号ｔ
ａ，ぐｄ書込み指令Ｒ／Ｗ１ぐ１”）が出力される。ま
ず、行指定アドレスＦｕ及び処理開始列指定アドレスＳ
ＬによりＲＡＭ１２のＺレジスタの０桁がアドレス指定
される。また、上記処理開始列指定アドレスＳＬは、カ
ゥンタ２０１こタイミング信号ぐｄに同期して書込まれ
る。このカウンタ２０の内容は、タイミング信号◇ｄに
より打頂次十１され、Ｚレジスタを１桁目から１４桁目
まで順次指定する。この時のバッファ３２のアドレス指
定によってスタックＲＡＭＩ９から読出されるデータは
、指令ＳＯにより開かれるゲート回路Ｇ，２を介してＲ
ＡＭ１ ２へ入力され、Ｚレジスタの０〜ＩＹ行目まで
、つまりＺｖＴに書込まれる。そして、カウンタ２０の
内容が処理終了列指定アドレスＦＬ「１１１０」に一致
すると一致回路２１から一致信号が出力され、アンド回
路２３に与えられる。従ってアンド回路２３からら・で
，のタイミングで“１”信号が出力され、オア回路２６
を介してアドレスレジスター３に議込みパルスとして送
られる。の講込みパルスによりアドレスレジスタ１３に
新しいアドレスデータが読込まれ、次の処理に進む。す
なわち、表示及びキーサンプリングのフローの最初のス
テップが行われる。これによってＺｗの内容が表示部３
５によって表示される。以上でＣＥキーが操作された場
合の処理を終了する。今例えば、第８図のステップ１〜
７に示すように「２十３（４十５」のキー操作が行われ
た状態で誤操作に気付き、ＣＥキーを操作したとすると
、この場合は第１層数を終了してＺＦの内容が「１」と
なっているので処理フローは第９図のステップＵからス
テップＹに進み、ＺＦの内容をクリアした後スタツクポ
インタＳＰで示されたスタツクＲＡＭＩ９内のメモリＭ
３の内容「４」を読出してＺｖＴにセットする。この結
果、「５」と表示されていたデータが前回の贋数データ
「４」に変わる。このように最初のＣＥキー操作により
最新暦数データが消去されるが、この状態で更にＣＥキ
ーを操作すると、この時点ではＺＦの内容がクリアされ
て「０」となっているので、ステップＵからステップＶ
方向に進み、第８図のステップ９に示すようにＺｖＴに
内容「４」をクリアすると共にＲＡＭＩ９内のメモリＭ
３，Ｍ３Ｆの内容「４」「十一をクリアする。次いでス
タツクポィンタＳＰの内容「３」を一１として「２」と
し、このスタツクポィンタＳＰの内容「２」によりＲＡ
ＭＩ９をアドレスして地の記憶内容「３」をＺレジスタ
のＺｖＴに書込み、この保持データ「３」を表示部３５
において表示する。このようにして２度目のＣＥキー操
作により、最新入力データの前のデータ「４十一までが
消去される。さらにこの状態でＣＥキーを操作すると、
第８図のステップ（１０）に示すように上記「４十一の
前のデータ「３（一が消去される。すなわち、ＣＥキー
を操作する毎にファンクションデータを含む単位データ
が順次消去されると共にその前のデータが表示部におい
て表示される。なお、上記実施例では層数訂正用のＣＥ
キーのファンクション操作後のクリアーキーとして兼用
したが本発明はこれに限定される事なく他のファンクシ
ョンキーとの兼用でもよく、又、スタックＲＡＭクリア
専用のキーを設けてもよいことはもちろんである。また
、数値データ及びファンクションデータを同一のレジス
タに記憶したがこれに限らず各データの記憶部を独立に
設けてもよい。以上述べたように本発明によれば、ファ
ンクションキー操作後において入力データを訂正するこ
とができる。また、最後の入力データだけでなく、上記
入力データ一を訂正する為の指示キーを操作する毎に暦
数データを各単位毎につまりファンクションデータ間を
単位として順次消去することができる。従って括弧計算
等の長い計算式を処理する場合にファンクションキー操
作後に入力の誤りに気付いても、また、数回前の入力デ
ータに誤りがあることがわかった時でも全入力データを
消去することなく、誤りのあるデータの所までを消去す
ることができる。このため誤りデータの訂正を簡単に行
うことができ、実際の処理時間を短縮することができる
。また、上記指示キー操作毎に、クリアするデータの直
前のデータを表示するので、どのデータまでクリアした
のか容易に判断ができ効果的である。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図は回路構
成図、第２図は第１図において使用されるタイミングパ
ルスを示す図、第３図は第１図におけるＲＡＭの構成内
容を示す図、第４図は第１図のＲＯＭ及びオペレーショ
ンデコーダ部分の構成例を示す図、第５図はオペレーシ
ョンコードと制御信号との対応関係を示す図、第６図は
暦数操作が行われた場合の処理を示すフローチャート、
第７図はファンクションキーが操作された場合の処理を
示すフローチャート、第８図はデータ入力操作及びＣＥ
キー操作を行った場合のデータ記憶状態の変化を示す図
、第９図はＣＥキーを操作した場合の処理を示すフロー
チャートである。 １ １・・．・．．ＲＯＭ、１ ２・・・・・・ＲＡＭ
、１ ４・・・・・・ＲＯＭアドレス部、１５・・・・
・・オペレーションデコーダ、１６…・・・タイミング
デコーダ、１９・・・・・・スタックＲＡＭ、２０・・
・・・・カウンタ、２１・・・・・・一致回路、４２・
・・・・・キー入力部。 第２図 第３図 図 球 第４図 第５図 第６図 第７図 第８図 第９図

Claims (1)

【特許請求の範囲】
1. １ 数値データ、演算に応じて重み付がなされた各種フ
   アンクシヨンデータならびに演算結果等の記憶する演算
   用メモリと、フアンクシヨンキーが操作される毎にその
   時入力されたフアンクシヨンデータの重みと前回入力さ
   れたフアンクシヨンデータの重みとを比較し演算実行の
   可否を判定する判定手段と、該判定手段の可の判定結果
   に従つて前記数値データあるいは演算結果を用いて前回
   のフアンクシヨンデータに応じた演算処理を行う演算手
   段と、前記演算手段の否の判定結果に従つて前記数値デ
   ータ及びフアンクシヨンデータを１単位として前記演算
   用メモリから一時待避するために順次所定の順序で記憶
   する一時記憶用メモリと、この一時記憶用メモリの内容
   を訂正するための指示キーが操作される毎に一時記憶用
   メモリに記憶されたデータを１単位毎に前記所定の順序
   と逆の順序でクリアすると共に前記一時記憶用メモリの
   クリアされるデータの前に記憶された数値データを読出
   して前記演算用メモリ内の表示データ記憶用メモリに書
   込む手段とを具備してなる小型電子式計算機におけるク
   リア制御方式。