JPS6029143B2 - パタ−ン発生のための電子回路装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、二次元又は三次元形状の視覚対象物を、観察
者の視点の運動に応じて表示装置上に色彩及び明暗によ
るパターンを発生させて、観察者がその表示装置上のパ
ターンを見ることにより二次元又は三次元の視覚対象物
を視覚させるパターン発生の電子回路装置に関し、さら
に詳しくは、主としてフライトシミュレータ等のビジュ
アル装置に適した電子回路装置に関するものである。

従来この種のビジュアル装置のパターン発生装置として
は、アナログ電子回路と論理回路を組み合わせたもの、
及び、電子計算機と専用のディジタル電子回路を組み合
わせたものとがあるが、前者においては、演算精度、観
察者の視点の運動自由度の不足と発生パターンを複雑に
した場合の信頼性並びに装置の大型複雑化に問題があり
、後者においては、現有のものではあまりに高価であり
装置が複雑になる欠点がある。本発明の目的は、ディジ
タル電子回路によりパターンを発生させるもので、演算
精度を保ち観察者の視点の運動自由度の制約を撤廃せし
め、電子素子の有効利用により発生パターンをより複雑
にして臨場感を高めるとともに、安価で小型化されたパ
ターン発生のための電子回路装置を提供することにある
。

本発明によれば二次元又は三次元形状の視覚対象物を、
三次元空間に設けた表示装置上に観察老視点の移動及び
回転に応じてパターンを発生表示し、観察者により上記
の視覚対象物をあたかも視覚しているかのごと〈に感覚
せしめるパターン発生装置において、予め記憶装置によ
り記憶される視覚対象物の輪郭線を、定められたモデル
基準点から求められる輪郭線上の点、位置及びその輪郭
線の方向ベクトル値として記憶し、それと観察者視点か
らモデル基準点への距離及び袴１点の回転姿勢から、表
示装置で発生するパターンの境界線を演算決定するに際
し、単体機能を持つディジタル電子回路、視点バッファ
、ノルマライザ、スケールコンバータ、除算器、掛算器
、加算器、コンパレータ、記憶装置、ＳＩＮＥ／ＣＯＳ
ｍＥコンバータ、アナログディジタルコンバータを共通
の母線へ電気的に接続し、シーケンス制御回路により予
め定められたプログラム順序で上記単体機能を有するデ
ィジタル電子回路の母線との連結を開閉せしめ、表示装
置で発生するパターンの境界線を演算決定するデータプ
ロセッサを設けることを特徴とするパターン発生のため
の電子回路装置が提案される。

以下本発明にかかるパターン発生のための澄子回路装置
の実施例について図面により詳細に説明する。

第１図はフライトシミュレータに本装置を装着して使用
する時のシステム図である。

第１図に示すごとくある航空機を模擬した操縦室１４は
結合部１６を経由しシミュレーションコンピュータ１８
に結合され、本装置（Ｅ．○．１）１２は、このシミュ
レーションコンピューター８に連結される。本装置（Ｅ
．Ｇ．１）１２は、データプロセッサ２０、イメージゼ
ネレータ５０、クロツクカウンタ７０、仏−コンピュー
タ８０及び表示装置９０で構成される。データプロセッ
サ２０は、シミュレーションコンピュータ１８より航空
機のフライトデータ（位置及び姿勢情報）を入力し、予
め本装置内の記憶装置に蓄えられている視覚対象モデル
の輪郭情報と上記フライトデータから、表示装置９０で
発生させるパターンの境界線データを演算決定しイメー
ジゼネレータ５０へ出力する。

イメージゼネレータ５０はデータプロセッサ２０からの
入力データをともに、表示すべきパターンの優先順位を
定め色彩及び明度情報をともなったラスタースキャン方
式のビデオ信号を発生させて表示装置９０へ出力する。

ムーコンピュータ８０は、データプロセッサ２０内の記
憶装置に対して、視覚対象モデルのデータを外部記憶装
置（カセットテープ等）から入力される時及び予め蓄え
られたデータの変更等の制御を行なう。表示装置９０‘
ま家庭用テレビジョン受像機を使ったラスタースキャン
型の陰極線管表示装置で、イメージゼネレータ５０から
のビデオ信号によりパターンを発生表示し、観察者にパ
ターンを視覚させる。

クロックカウンタ７川ま、本装置（Ｅ．○．１）１２の
処理のタイミングを制御する。

第２図に例示したデータプロセッサ２川ま、母線２４に
それぞれの単体機能を持つ電子回路シーケンス制御回路
２２、視点バッファ２６、ノルマラィザ２８、スケール
コンバータ３０、除算器３２、掛算器３４、加算器３６
、コンパレータ３８、記憶装置ＲＡＮ４０、およびＲＯ
Ｍ４１、ＳｍＥ／ＣＯＳＩＮＥコンバータ４２、Ａ／Ｄ
コンバータ４４及びデータプロセッサへの入出力線が連
結されて構成される。

一方それらと母線２４との接続は、シーケンス制御回路
２２の信号ＳＩ〜ＳＮ‘こより電気的に開閉されるゲー
トＧＩ〜ＧＮにより制御される為、シーケンス制御回路
２２で予め定められたプログラムステップにより第２図
の単位機能を持つ電子回路２６〜４４を使って、第１図
で示したイメージゼネレータ５０への境界線データを演
算決定し、第２図の信号ＳＩＩにより開かれるゲートＧ
ＩＩを経由して出力することができる。

第３図ａ，ｂはシーケンス制御回路の回路構成とそのデ
ータフオームを例示したもので、基本回路はカウンタ２
００、８ビット固定記憶装置（Ｒ．０．Ｍ）２０１，２
０２，２０３，８ビツトの読取り書込み記憶装置（Ｒ．
Ａ．Ｍ）２０４、及びマルチプレクサ（ＭＰＸ）２０５
，２０６にて構成される。

第３図ｂに示したように、記憶装置ＲＯＭ２０１，２０
２，２０３は合計２４ビットの記憶装置ＲＯＭに組み合
わされ、チップ２０１と２０２の１６ビットをマルチプ
レクサＭＰＸ２０５，２０６にてデコードしてゲート制
御信号ＳＩ〜ＳＮを求める。マルチプレクサＭＰＸ−Ｉ
Ｎ２０５及びマルチプレクサＭＰＸ−ＯＵＴ２０６は実
際の回路上で母線２４と各単体電子回路２６〜４４との
入力線および出力線の２種の線を別々にゲートする為で
ある。記憶装置ＲＯＭ Ａ３ ２０３は有効アドレスと
して、ジャンプ命令時にはカウント２００をセットし、
あるいは、第２図の記憶装置ＲＡＭ４０のアクセスされ
るデータアドレスとして使われる。

第３図ｃはデータプロセッサの演算例を示したもので、
第２図の記憶装置ＲＡＭ４川こ蓄えられたデータを使っ
て視点バッファ２６に演算結果（Ｂ十Ｃ）＊Ｄ／Ｅが蓄
えられる。従って、シ−ケンス制御回路の記憶装置ＲＯ
Ｍ（ＡＩ〜Ａ３）２０１，２０２，２０３に記憶される
プログラムにより、データプロセッサ２０内の各単体機
能を持つ電子回路即ち第２図の２６〜４４を時分割制御
し、電子回路素子の利用効率を高めながら必要な演算が
できる。

表１は、データプロセッサのプログラムステップを例示
する。

表１ 各単体機能を持つ電子回路は、公知のディジタル電子素
子にて構成されるが、演算精度を保つ為データプロセッ
サの演算処理を全て浮動小数点演算とする必要があり、
ノルマラィザ２８及び除算器３２について以下説明する
。

ノルマラィザ２８は三種のデータを１組としてそれらの
符号を除いて同時にシフトし、その結果第４図ｂのよう
にいずれか１種のビットパターンの中で２‐２ビット位
置に論理“１”があるようにする機能を持つ。

この作用により三種のデータ相互間の比例関係を変えず
より上位のビット位置に三種のデータのビットパターン
を移動させえるので、従釆の装置においてありがちな演
算中のビットドロップを防ぎ演算精度を保つとともに、
データのダイナミックレンジを高めることができる。

第４図ａは、その電子回路でＮＲＭＢＵＦゲート信号に
より母線２４よりバッファレジス夕２１６にデータが取
り込まれ、さらにデ−夕は遅延回路２１５により或る時
間遅延されてシフトレジスタ２１１に入る。

同機にして順次計３種のデータがシフトレジスタ２１１
，２１２，２１３に取り込まれた後、ＮＲＭＳＲＴ信号
で３種のデータが同時にレフトシフトを開始し、いずれ
かのシフトレジスタ２１ １〜２１３の２‐２ビット位
置に論理“１”があれば、その時点でレフトシフトを終
了させ、そのデータをバッファレジスタ２１４に送り出
す。この操作を正規化（ノルマラィズ）と呼び、以降順
次正規化された計３種のデータは、ＮＲＭＯＵＴ信号に
よりバッファレジスタ２１４より母線２４へと送り出さ
れる。従って、３種のデータの相対的な大きさを変えず
に上位のビットにデータを移し変えることができる。

ディバィダー３２は、求める商のフオームを２進数の小
数部と指数部に分けて求めることができる。

この結果、従来のものに比較し少ないビット長で常に有
効ビットの多い商を求めることができると同時に、デイ
バイダー３２に入力されるデータのダイナミックレンジ
を広げることができるため、より高い演算精度を持って
演算することができる。第５図ｃは演算処理フロチャー
トの１例を示す図である。第５図ａに示す回路において
割り算の分子データＡおよび分母データＢは母線２４よ
りそれぞれゲート信号ＤＩＶＤＥＮ，ＤＩＶＳＯＲによ
りフリツプフロップ（Ｆ／Ｆ）３２１及び３２２へ取り
込まれる。分子データＡはシフトレジスタ３２３へ送り
出された除算器クロック発生器３２６により発生される
シフトクロックにより順次シフトされ、演算論理発生器
３２４により割り算が実行される。その結果及びシフト
カウントを蓄えたカウンタ３２７のデータをＤＩＶＯＵ
Ｔゲート信号によりバッファ３２５に蓄え、母線２４へ
転送する。従って割り算の商は第５図ｂに例示するよう
に、２進数で示す小数部と指数部が組み合わされて母線
２４へ出力される。イメージゼネレータ５０は、データ
プロセッサ２０で演算されたパターンの境界線データＡ
ＵＮ，ＡＶＮ，ＢＮ及び表１のステップ９で決定される
Ｋ，の符号データを取り込み、表示装置９０で表示する
必要なビデオ信号（ＣＯＬＯＲ，ｍＴＥＮＳＩＴＹ）を
発生する。

第６図ａ，ｂはイメージゼネレータ５０のブロック図、
及びフローチャートである。

データプロセッサ２０で決定された境界線データＡＵＮ
，ＡＶＮ，ＢＮは、シークェンス制御回路２２で制御さ
れるゲート信号ＲＤＣＬＫによってバッファ５０１に取
り込まれ、アドレス制御５０３，Ｒ／Ｗ制御５０４で指
示された記憶装置ＲＡＭＣＩ５０２に順次記憶される。

一方先に記憶された記憶装置ＲＡＭＣＩ ５０２のＤＡ
ＴＡは、新しい境界線データＡＵＮ，ＡＶＮＢＮＤＡＴ
Ａが記憶装置ＲＡＭＣＩ ５０２に記憶される以前の時
間に記憶装置ＲＡＭＣ２ ５０５へと転送され、バッフ
ァ５０６に一時記憶される。この一時記憶されたデータ
ＡＵＮ，ＡＶＮＢＮを使い第６図ｂに例示したフローチ
ャートに従って演算し、表示装贋９０が次に走査する垂
直位置での各境界線の水平カウント数ＨＣＮＴが記憶装
置ＲＡＭ Ｃ３ ５１４に記憶され、現在の走査が終了
し次回が開始される直前に、そのカウント数ＨＣＮＴは
記憶装置ＲＡＭＣ３ ５１４からエッヂカゥンタ５１６
へと転送され、走査と同期して計数する水平カウンタＨ
Ｓと各境界線のカウント数ＨＣＮＴが一致した時点で各
境界線の論理信号（ＢＨＧｍ）が出力される。この論理
信号（ＢＨｃＮＴ）はエッジバッファＦ／Ｆ５１７に転
送され、データプロセッサから出力される各境界線デー
タＫ，の符号論理データ（ＢＫ，Ｎ）との排他論理和を
求め、この論理信号が各境界線が指定するパターン面の
領域論理信号（ＢＢｏＧ８）となり、第７図ａに例示し
たエッジ平滑回路に転送する。この回路は、ホリゾンタ
ルスキヤンカウンターＨＳで決定されるスクリーン横方
向の最小分解能を、従来の方法に比較して容易に高める
ことができる。

従って、この回路を使用することにより第７図ｂに例示
する斜めのパターン境界の表現をより滑らかなものとし
て観察者に視覚させることができる。

各境界線の（ＢＫＤＧＥ）論理信号は、第７図ａに例示
したゲート５２３，５２４，５２５を通り素子の単位遅
延時間だけ積分された遅延信号がマルチプレクサ５２６
へ入力され、記憶装置ＲＡＭＣ３ ５１４から読み出さ
れたカウント数ＨＣＮＴのうちエッヂカウンタ５１６へ
転送される以外のデータがバッファ５２２へと転送して
いるのでこれを使ってマルチプレクサ５２６を制御し、
必要な遅延時間を持つ論理信号（ＢＥｏＧＥ）′を選択
して面論理および優先回路へ転送すれば、エッヂカゥン
タ５１６の素子数を少なくして、第７図ｂに例示したよ
うに、エッヂ平滑回路を使用しないもの以上に時間的に
精密な論理信号（Ｂ８。

Ｇ８）′が求められ従って、表面装置９０で発生するパ
ターン面の水平方向境界線を平滑にすることができる。
面論理および陵先回路５１８は第８図に例示するように
、パターン面を形成する輪郭線の境界部論理信号（ＢＥ
ＤＧＥ）′をナンドゲート５３０でモデルで指定された
境界線を組み合わせて面論理信号（ＢＦＮ）を求める。

この時、視覚対象物モデル上で同一直線式にて与えられ
る輪郭直線は、一つの輪郭直線で代表しそれを他の面論
理の為の境界線にも使用しするので、少ない輪郭線で多
くのパターン面を表示することができる。面論理（ＢＦ
Ｎ）は優先順序決定回路５３２で定められる優先順位に
従って符号化される信号をパターン面の色彩及び明度を
記憶する記憶素子ＲＯＭ５１９のアドレスとして記憶素
子ＲＯＭ５１９をアクセスすれば「表示装置９０がその
時点で走査している場所で色彩及び明度によりパターン
面を発生することができる。

第６図ａのＤ／Ａコンバータ５２０は、上記記憶素子Ｒ
ＯＭ５１９のディジタル信号をアナログ信号に変換して
表示装置９０へのビデオ信号とするものである。

【図面の簡単な説明】

第１図は本発明にかかるパターン発生のための電子回路
装置の構成を示すブロック図、第２図は第１図のブロッ
ク図におけるデータプロセッサのシステム図、第３図ａ
はデータプロセッサのシーケンス制御電子回路ブロック
図、第３図ｂはシーケンス制御回路のワードフオーマッ
トの１例を示す図、第３図ｃは、シーケンス制御のプロ
グラムステップの説明図、第４図ａは／ルマラィザの回
路ブロック図、第４図ｂはその機能を示す図、第５図ａ
は除算器回路のブロック図、第５図ｂは、その出力デー
タフオーマツト例示図、第５図ｃは除算電子回路の演算
処理フローチャート説明図、第６図ａは、イメージゼネ
レータの回路ブロック図、第６図ｂはその処理フローチ
ャート説明図、第７図ａ，ｂは、平滑回路ブロック図及
びその機能を示す図、第８図は、面論理および優先順序
回路の１例のブロック図、である。 図中において２０がデータプロセッサ、５０がイメージ
ゼネレータ、２２がシーケンス制御回路、２８がノルマ
ラィザ、３２が除算器である。 第１図第３図（ｑ） 第３図（ｂ） 図 Ｎ 船 第３図（ｃ） 第４図【ｏ） 第４図（ｂ） 第５図（ｏ） 第５図（ｃ） 第５図（ｂ） 第６図（ｏ） 第６図（ｂ） 第７図（ｏ） 第７図（ｂ） 第８図

Claims (1)

1. 【特許請求の範囲】 １ 二次元又は三次元形状の視覚対象を、三次元空間に
   設けた表示装置上に観察者視点の移動及び回転に応じて
   パターンを発生表示し、観察者により上記の視覚対象物
   をあたかも視覚しているかのごとくに感覚せしめるパタ
   ーン発生装置において、予め記憶装置により記憶される
   視覚対象物の輪郭線を、定められたモデル基準点から求
   められる輪郭線上の点、位置及びその輪郭線の方向ベク
   トル値として記憶し、それと観察者視点からモデル基準
   点への距離及び視点の回転姿勢から、表示装置で発生す
   るパターンの境界線を演算決定するに際し、単体機能を
   持つデイジタル電子回路、視点バツフア、ノルマライザ
   、スケールコンバータ、除算器、掛算器、加算器、コン
   バータ、記憶装置、ＳＩＮＥ／ＣＯＳＩＮＥコンバータ
   、アナログデイジタルコンバータを共通の母線へ電気的
   に接続し、シーケンス制御回路により予め定められたプ
   ログラム順序で上記単体機能を有するデイジタル電子回
   路の母線との連結を開閉せしめ、表示装置で発生するパ
   ターンの境界線を演算決定するデータプロセツサを設け
   たことを特徴とするパターン発生のための電子回路装置
   。 ２ 前記ノルマライザは３種のデイジタル量を同時にシ
   フトし、相互の比例関係を変えずに３種のデイジタル量
   を同時に変換することを特徴とする特許請求の範囲第１
   項記載のパターン発生のための電子回路装置。 ３ 前記除算器が割り算を実行し商を求めるに際し、そ
   の商を２進数による小数部及び指数部に分けて演算し、
   その演算結果を割り算の商とすることを特徴とする特許
   請求の範囲第１項記載のパターン発生のための電子回路
   装置。 ４ 前記プロセツサにより演算決定された境界線から、
   予め指定された色彩及び明暗によりパターンを表示装置
   上で表示するに際し、前記演算決定された輪郭線情報を
   単位遅延時間を有する遅延素子を通過せしめこれにより
   必要な遅延時間をもつ論理信号を求め、該論理信号によ
   りパターン輪郭部をスムーズなものとすることを特徴と
   する特許請求の範囲第１項記載のパターン発生のための
   電子回路装置。