JPS6029253Y2 - クロツク信号発生装置 - Google Patents

Description

【考案の詳細な説明】 本案は、同じビットレートをもちデータ長のみが異なる
２種以上のデジタル信号が連続して伝送されてくる場合
、これらを受けてデジタル処理を実行する際に、伝送さ
れてくる先頭のデジタル信号を基にビットクロック信号
を発生する回路に関する。

上述のようなデジタル信号として例えば、第１図に示す
ような複合信号が知られている。

この信号は、デジタル同期信号Ａとデジタルデータ信号
Ｂとが油ビット／秒なる同じビットレートをもち、デー
タ長がそれぞれＮｓビットのものが連続して伝送されて
くるよう構成されている。

このような複合信号を受信し、この信号からピットクロ
ック信号を発生するものとして、従来は第２図に示すよ
うな回路が用いられていた。

この従来のビットクロック発生回路は、ゲート回路１と
例えば、インジエンクションパルス発生器またはＰ比回
路２などを用いて構成されていた。

このピットクロック発生回路は、端子１１から第３図イ
に示すような複合信号が入力され、端子１２から口に示
すようなゲート信号が入力され、ゲート回路１によって
複合信号からデジタル同期信号Ａのみを第３図へのよう
に抜き取り、これをＰＬＬ回路２によって安定化して、
端子２１から第３図二に示すようなピットクロック信号
を得るようにしたものである。

しかしながら、従来のこの方法によれば、同期情報ビッ
トのデータ長がＮｓビット例えば１６ビツト程度に短い
のが、伝送速度上常であり、受信回路の同期応答性を速
くしようとすると、この同期情報ビットがなくなってか
らの回路の周波数変化が大きくなりやすい。

その結果、デジタルデータ信号Ｂのデータ長Ｎｂｄ （
例えば２９６ビツト）の終端付近では、このデジタルデ
ータ信号とピットクロック信号との時間ずれが生じ、問
題となった。

本案はかかる点に鑑みてなされたもので、その目的は上
述のような時間ずれを極力小さくするために、等節約に
同期情報ビット数を増加しかつ、これによって安定した
ピットクロック信号を発生する回路を提供しようとする
点にある。

以下、このような本案を実施例図面に従って説明する。

ここで、第１〜第３図に示す各部と同一もしくは同等部
分の実施例図面の簡単な説明の便宜上同一符号を付する
。

第４図は本案の一実施例回路を示す構成図で、第２図の
従来回路と同様に、端子１１には第５図イに示す複合信
号、端子１２には第５図口に示すゲート信号が各々印加
され、ゲート回路１には第５図への３１に示すデジタル
同期信号のみを取出し、オアゲート回路４を経て本案遅
延線３の始端に入力する。

遅延線３は、デジタル同期信号のビットレートがｎｂビ
ット／秒、データ長がＮｓビットであって、デジタルデ
ータ信号が同じビットレートをもち、そのデータ長がＮ
ｄビットであつｔ二とすると、全遅延時間をＮｓ／ｎｂ
秒となるような関係に設定される。

また遅延線３の終端から引き出された信号は、次段の波
形整形回路５に入力される。

この波形整形回路５の出力は端子２１に出力するととも
に、上述のオアゲート回路４に入力し、遅延線３の始端
に帰還する。

したがって、ゲート回路１により抜き取られた第５図へ
に示すようなデジタル同期信号は、遅延線３により第５
図二に示すように遅延され、この遅延線３および波形整
形回路５を経て第１回目の遅延されたデジタル同期信号
はオアゲート回路４を介して遅延線３の始端に帰還され
るため、以後第５図二に示すように２回目、３回目と順
次遅延が繰返されて、端子２１より出力される。

その結果、この端子２１から引き出される信号は第５図
ホに示すようになり、伝送されてくる第５図イに示すよ
うなデジタルデータ信号の終端付近でも、時間ずれの少
ないビットクロック信号として出力される。

ここで、オアゲート回路４、波形整形回路５、帰還ルー
プ５１、端子２１を便宜上出力回路と総称する。

また、波形整形回路４から出力される信号を第４図破線
で示す位置に周知のＰＬＬ回路２などに入力し、より一
層安定化した信号として端子２１から引き出してもよい
。

以上のように本案によれば、同期情報ビットを遅延線に
繰返し通過させることにより、等節約に同期情報ビット
数を増加させ、これをピットクロック信号として用いる
。

また、この信号を同期発振器のトリガ信号として加え、
この発振器の出力をピットクロック信号として取出すこ
とにより、より安定して出力を得ることができる。

なお、本案を実際に適用するに当って、ゲート回路１を
含む遅延線３の遅延時間誤差６丁はΔγｌｌＮ５／Ｎｄ
・ｌ／ｎｂ秒と小さくする必要があるが、遅延線として
周知の弾性表面波遅延線等を用いることによって実用上
問題は解決される。

【図面の簡単な説明】

第１図は本案装置に適用される複合信号の一例を示す信
号様式図、第２図は従来のこの種の装置のブロック回路
図、第３図は第２図従来装置の各部の波形図、第４図は
本案の一実施例装置のブロック回路図、第５図は第４図
実施例装置の各部の波形図である。 Ａ・・・・・・デジタル同期信号、Ｂ・・・・・・デジ
タルデータ信号、イ・・・・・・複合信号、３・・・・
・・遅延線、１・・・・・・ゲート回路、２．２１．４
．５．５１・・・・・・出力回路。

Claims (1)

1. 【実用新案登録請求の範囲】 ビットレートがｎｂビット／秒、データ長がＮｓビット
   の２値打号からなるデジタル同期信号と、これと連続し
   た同じビットレートをもつデータ長がＮｄビットのデジ
   タルデータ信号とにより構成される複合信号を受信する
   装置であって、全遅延時間がＮｓ／ｎｂの遅延線と、 前記複合信号から抜き取ったデジタル同期信号を前記遅
   延線の始端に入力するゲート回路と、前記遅延線の終端
   から得る信号を始端側に帰還するとともに、この終端か
   らクロック信号出力を引き出してなる出力回路とを備え
   たクロック信号発生装置。