JPS6030214A - Ｆｅｔロジック回路 - Google Patents
Ｆｅｔロジック回路Info
- Publication number
- JPS6030214A JPS6030214A JP58138275A JP13827583A JPS6030214A JP S6030214 A JPS6030214 A JP S6030214A JP 58138275 A JP58138275 A JP 58138275A JP 13827583 A JP13827583 A JP 13827583A JP S6030214 A JPS6030214 A JP S6030214A
- Authority
- JP
- Japan
- Prior art keywords
- source
- voltage
- transistor
- fet
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）０発明の技術分野
本発明は電界すＪ果１−ランジスタＦＥＴを使用したロ
ジック回路に係り、特にＢ ＦＬ開回路＋３ｕｆｆｅｒ
ｅｄ Ｆ Ｅ ＴＬ ｏｇｉｃ回路）を高速化する回路
方式％式％ （ｂ）、従来技術と問題点 第１図は従来のＢＦＬ回路の一実施例を示す図である。
ジック回路に係り、特にＢ ＦＬ開回路＋３ｕｆｆｅｒ
ｅｄ Ｆ Ｅ ＴＬ ｏｇｉｃ回路）を高速化する回路
方式％式％ （ｂ）、従来技術と問題点 第１図は従来のＢＦＬ回路の一実施例を示す図である。
図中ＦＥＴＩ〜４は夫々電界効果トランジスタ、ＳＢＤ
はショットキバリアダイオード、Ｖｄｄはソース接地部
及びソースツメロワ部の電源電圧、Ｖｓｓはレヘルシフ
ト用の電源電圧、ＩＮは入力端子、ＯＵＴは出力端子で
ある。
はショットキバリアダイオード、Ｖｄｄはソース接地部
及びソースツメロワ部の電源電圧、Ｖｓｓはレヘルシフ
ト用の電源電圧、ＩＮは入力端子、ＯＵＴは出力端子で
ある。
従来ＧａＡｓ−ＩＣのロジック回路に於いて、１３ＦＬ
回路が一般的に利用されているが、第１図に示す様に電
界効果トランジスタＦＥ’ｒｌ、ＦＥＴ２よりなるソー
ス接地部と、トランジスタＦＥＴ３、ＦＥＴ４及びショ
ソ１−キバリアダイオードＳＢＤよりなるソースフォロ
ワ部のバイアスを同電位にして使用している。
回路が一般的に利用されているが、第１図に示す様に電
界効果トランジスタＦＥ’ｒｌ、ＦＥＴ２よりなるソー
ス接地部と、トランジスタＦＥＴ３、ＦＥＴ４及びショ
ソ１−キバリアダイオードＳＢＤよりなるソースフォロ
ワ部のバイアスを同電位にして使用している。
ＢＦＬ回路にパルスを入力した場合、パルスが高レベル
の時はソースフォロワ部入力電位は零近くなる。
の時はソースフォロワ部入力電位は零近くなる。
然し低レベルの時は電源電圧Ｖｄｄの電位が入力される
と、電界効果トランジスタＦ ＩＥ ｉ’ ３のゲート
・ソース間接合容量Ｃｇｓ、ゲート・ドレイン間接合容
１ｃＥｄの値が最大となり、相互コンダクタンスｇｍが
最小値となる領域に入る。此の時、時定数τば、 ｒ−（１／ｇｍ） ・Ｃｇｓ−ｃ、、ｄ／ （Ｃｇｓ＋
Ｃｇｄ）となる。
と、電界効果トランジスタＦ ＩＥ ｉ’ ３のゲート
・ソース間接合容量Ｃｇｓ、ゲート・ドレイン間接合容
１ｃＥｄの値が最大となり、相互コンダクタンスｇｍが
最小値となる領域に入る。此の時、時定数τば、 ｒ−（１／ｇｍ） ・Ｃｇｓ−ｃ、、ｄ／ （Ｃｇｓ＋
Ｃｇｄ）となる。
即ら従来の様にソース接地部とソースフォロワ部が同バ
イアスの場合、電界すＪ果トランジスタＦＥ′■゛３の ゲート−ドレイン間の電圧Ｖｇｄ＃Ｑ、ゲート−ソース
間の電圧Ｖ ｇｓ ＃ Ｖ ｔｈ／ ２となる。
イアスの場合、電界すＪ果トランジスタＦＥ′■゛３の ゲート−ドレイン間の電圧Ｖｇｄ＃Ｑ、ゲート−ソース
間の電圧Ｖ ｇｓ ＃ Ｖ ｔｈ／ ２となる。
但しｖｔｈはＦＥＴのスレッシュホールド電圧であり、
Ｖｂｉはショットキー障壁電圧とする。
Ｖｂｉはショットキー障壁電圧とする。
叉λば飽和領域に於けるドレイン・ソース間の電圧Ｖｄ
ｓ対ドレイン電流の（頃斜を表し、βは飽和電流Ｌｇｓ
の１／２である。
ｓ対ドレイン電流の（頃斜を表し、βは飽和電流Ｌｇｓ
の１／２である。
この時電界効果トランジスタＦＥＴ３の接合容量Ｃ’［
！Ｓ、 Ｃ’ｇｄ、及び相互コンダクタンスｇ′ｍは夫
々下記の様になる。
！Ｓ、 Ｃ’ｇｄ、及び相互コンダクタンスｇ′ｍは夫
々下記の様になる。
Ｖｔｈ＝Ｖｂｉ の時はＣｇｓυ／Ｆ酊ＴＣ’ｇｄ ≧
Ｃｇｄ（’り ／ ｒ −ｃｇ””１ｇ’ｍ＝２βＶｄ
ｓ （１＋ Ａ ・Ｖｄ５） ’Ｔβ−１ｖ ｔｈｌと
なり、接合容ＭＣ’ｇｓ、 Ｃ’ｇｄは増大し、電界効
果トランジスタＦＥＴ３の動作領域は未飽和となるので
、ｇ’ｍはｇｍの最大値に比し大変小さくなる。
Ｃｇｄ（’り ／ ｒ −ｃｇ””１ｇ’ｍ＝２βＶｄ
ｓ （１＋ Ａ ・Ｖｄ５） ’Ｔβ−１ｖ ｔｈｌと
なり、接合容ＭＣ’ｇｓ、 Ｃ’ｇｄは増大し、電界効
果トランジスタＦＥＴ３の動作領域は未飽和となるので
、ｇ’ｍはｇｍの最大値に比し大変小さくなる。
尚Ｃｇｓ（也Ｃｇｄ（ｏ）は夫々ゼロ・バイアス時のＣ
，Ｂｓ。
，Ｂｓ。
及びＣｇｄの容量である。
此の為時定数τは大きくなり、出力パルスの立ち下がり
を劣化させる。
を劣化させる。
上記の要因によりＦＥＴの時間応答が遅くなると云う欠
点がある。
点がある。
（Ｃ）０発明の目的
本発明の目的は従来技術の有する上記の欠点を除去する
為、ソース接地部のバイアスをショットキバリアダイオ
ートＳＢＤとＦＥＴにより、ソースフォロワ部の電圧よ
り下げ、ソースフォロワ部のＦ Ｅ Ｔの動作領域を飽
和領域にすると共にゲート・ソース間に常に逆バイアス
がかがる様にすることにより接合容量Ｃｇｓ、 ＣＨｄ
の増加を防ぎ、高速動作をθＪ能にするＦＥＴロジック
回路方式を提供することである。
為、ソース接地部のバイアスをショットキバリアダイオ
ートＳＢＤとＦＥＴにより、ソースフォロワ部の電圧よ
り下げ、ソースフォロワ部のＦ Ｅ Ｔの動作領域を飽
和領域にすると共にゲート・ソース間に常に逆バイアス
がかがる様にすることにより接合容量Ｃｇｓ、 ＣＨｄ
の増加を防ぎ、高速動作をθＪ能にするＦＥＴロジック
回路方式を提供することである。
（ｄ）６発明の構成
上記の目的は本発明によれば、入力信号が与えられるソ
ース接地部と前記ソース接地部出力をレヘルシフトして
出力するソースフォロワ部より構成されるＦ１＝Ｔロジ
ック回路に於いて、前記ソース接地部の電源と前記ソー
ス接地部の電界効果トランジスタのドレインとの間にシ
ョットキバリアダイオードを挿入し、前記電界効果トラ
ンジスタのドレインに第２の電界効果１−ランシスタの
トレインを接続し、前記第２の電界効果ｌ・ランジスタ
のソースとゲートを接続してアースすることを特徴とす
るＦ Ｅ ′ＦＩＪシック回路を提供することにより達
成される。
ース接地部と前記ソース接地部出力をレヘルシフトして
出力するソースフォロワ部より構成されるＦ１＝Ｔロジ
ック回路に於いて、前記ソース接地部の電源と前記ソー
ス接地部の電界効果トランジスタのドレインとの間にシ
ョットキバリアダイオードを挿入し、前記電界効果トラ
ンジスタのドレインに第２の電界効果１−ランシスタの
トレインを接続し、前記第２の電界効果ｌ・ランジスタ
のソースとゲートを接続してアースすることを特徴とす
るＦ Ｅ ′ＦＩＪシック回路を提供することにより達
成される。
（ｅ）１発明の実施例
第２図は本発明の一実施例を示す回路図である。
図中Ｆ ＩＥ Ｔ５は電界効果Ｉ・ランシスタ、５ＢＩ
） １ばショットキバリアダイオートで、第１図と同一
部月には同一符号を付与している。
） １ばショットキバリアダイオートで、第１図と同一
部月には同一符号を付与している。
第２図に示す様に、ソース接地部のバイアス電圧をショ
ソｌ−キハリアダイオードＳ １３１） １とＦ Ｅ
’Ｆ５によりソースフォロワ部の電圧より下りる。
ソｌ−キハリアダイオードＳ １３１） １とＦ Ｅ
’Ｆ５によりソースフォロワ部の電圧より下りる。
電界効果Ｉ・ランジスクＦ Ｅ Ｔ５は定電流として使
用し、ショｙ ｌ−キハリアダイオードＳ Ｂ Ｉ）
１は定電圧シフトの効果を持つ。
用し、ショｙ ｌ−キハリアダイオードＳ Ｂ Ｉ）
１は定電圧シフトの効果を持つ。
第２図の回路の入力ＩＮにパルスを入力した場合、パル
スか低レベルの時はＦ ｒＥ １’ Ｉ、２には殆と電
流は流れないが、Ｓ Ｔ３ Ｄ Ｉにはｐ Ｅ ’ｒ
５による一定？ｌｉ流が流れる為、５ＢＩ）１による電
源電圧シフト量ハｎ−Ｖｂｉとなり、確実にソースフォ
ロワ部より電圧が下がる。
スか低レベルの時はＦ ｒＥ １’ Ｉ、２には殆と電
流は流れないが、Ｓ Ｔ３ Ｄ Ｉにはｐ Ｅ ’ｒ
５による一定？ｌｉ流が流れる為、５ＢＩ）１による電
源電圧シフト量ハｎ−Ｖｂｉとなり、確実にソースフォ
ロワ部より電圧が下がる。
尚ｎ−Ｖｂｉはショットキハリアダーｆオー）” Ｓ
Ｂ Ｄｌに於りる電圧降下である。
Ｂ Ｄｌに於りる電圧降下である。
此処で、ｎ・Ｖｂｉ＞Ｖｔｈとなる様に選定することに
よりＦ Ｅ Ｔ３は雷に飽和動作領域で動作することに
なる。尚Ｆ Ｅ Ｔ ５に流れる？ｉｉ流はＦＥ’ｒ１
に流れる電流と同程度が又は其以上に設定する。
よりＦ Ｅ Ｔ３は雷に飽和動作領域で動作することに
なる。尚Ｆ Ｅ Ｔ ５に流れる？ｉｉ流はＦＥ’ｒ１
に流れる電流と同程度が又は其以上に設定する。
此のイφにバイアス差を設げた場合、Ｆ ＩＦ、Ｔ ３
の接合容ｉｆｃｇｓ、 ＣＨｄ及び相互コンダクタンス
ｇｍは人々上記のイ柔になる。
の接合容ｉｆｃｇｓ、 ＣＨｄ及び相互コンダクタンス
ｇｍは人々上記のイ柔になる。
ｇｍ＝２β−ｌｖ Ｌｌ＋１
となる。
従って夫々の時定数の比は、
ｒ′／τ−０，３５７
となり、従来の１３ Ｆ Ｌ回路に比較して、２．８倍
のｊｔ４ｉ速となる。
のｊｔ４ｉ速となる。
此の様にパルス応答が従来の約２．８倍以上に高速化出
来る。
来る。
（ｆ）３発明のリノ果
以」二〇′目１１１に説明した様に本発明によれは、従
来のＢＦＬｌ路方式に比較しパルス応答を約２．３倍以
」二にＩ８１速化出来ると云う大きい効果がある。
来のＢＦＬｌ路方式に比較しパルス応答を約２．３倍以
」二にＩ８１速化出来ると云う大きい効果がある。
第１図は従来の１３ ＦＬ回路の一実施例を示す図であ
る。 第２図は本発明の一実施例を示す回路図である。 図中ＦＥＴＩ〜５ば夫々電界効果トランジスク、ＳＢＤ
、、５ＢＤＩはショソトキハリアダイオート、Ｖｄｄは
ソース接地部及びソースツメロワ部の電？ｔｔｐ電圧、
ＶＳＳはレベルシフｌ−用の電源電圧、ＩＮは入力端子
、ｏｕ’ｒは出力端子である。 第１図 Ｖｓｓ 第２図 Ｖｓｓ
る。 第２図は本発明の一実施例を示す回路図である。 図中ＦＥＴＩ〜５ば夫々電界効果トランジスク、ＳＢＤ
、、５ＢＤＩはショソトキハリアダイオート、Ｖｄｄは
ソース接地部及びソースツメロワ部の電？ｔｔｐ電圧、
ＶＳＳはレベルシフｌ−用の電源電圧、ＩＮは入力端子
、ｏｕ’ｒは出力端子である。 第１図 Ｖｓｓ 第２図 Ｖｓｓ
Claims (1)
- 入力信号が与えられるソース接地部と前記ソース接地部
出力をレヘルシフトして出力するソースフォロワ部より
構成されるＦＥＴロジック回路に於いて、前記ソース接
地部の電源と前記ソース接地部の電界効果トランジスタ
のドレインとの間にショットキバリアダイオードを挿入
し、前記電界リノ果トランジスタのドレインに第２の電
界’ＡＪ果トランジスタのドレインを接続し、前記第２
の電界９ＪＪ果トランジスタのソースとゲーｌ−を接続
してアースすることを特徴とするＦ Ｅ ｉ’ロジック
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138275A JPS6030214A (ja) | 1983-07-28 | 1983-07-28 | Ｆｅｔロジック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138275A JPS6030214A (ja) | 1983-07-28 | 1983-07-28 | Ｆｅｔロジック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030214A true JPS6030214A (ja) | 1985-02-15 |
Family
ID=15218102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138275A Pending JPS6030214A (ja) | 1983-07-28 | 1983-07-28 | Ｆｅｔロジック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030214A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290816A (ja) * | 1985-06-19 | 1986-12-20 | Nippon Telegr & Teleph Corp <Ntt> | 位相周波数比較器 |
| JPH01228320A (ja) * | 1988-03-09 | 1989-09-12 | Agency Of Ind Science & Technol | ガリウム砒素半導体集積回路 |
| JPH0316316A (ja) * | 1989-03-03 | 1991-01-24 | Nec Corp | 電界効果トランジスタを有する集積回路 |
-
1983
- 1983-07-28 JP JP58138275A patent/JPS6030214A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290816A (ja) * | 1985-06-19 | 1986-12-20 | Nippon Telegr & Teleph Corp <Ntt> | 位相周波数比較器 |
| JPH01228320A (ja) * | 1988-03-09 | 1989-09-12 | Agency Of Ind Science & Technol | ガリウム砒素半導体集積回路 |
| JPH0316316A (ja) * | 1989-03-03 | 1991-01-24 | Nec Corp | 電界効果トランジスタを有する集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4633106A (en) | MOS bootstrap push-pull stage | |
| KR890004958B1 (ko) | 반도체 집적회로 | |
| JPH0763140B2 (ja) | ゲ−ト回路 | |
| EP0084844B1 (en) | Fet circuits | |
| US4767950A (en) | MOS inverter circuit having two different supply voltages | |
| EP0139833A2 (en) | CMOS transmission circuit | |
| US4352996A (en) | IGFET Clock generator circuit employing MOS boatstrap capacitive drive | |
| JPS6030214A (ja) | Ｆｅｔロジック回路 | |
| JP2544808B2 (ja) | 差動増幅回路 | |
| JPH07191065A (ja) | 集積コンパレータ回路 | |
| US4687955A (en) | Schmitt circuit with MIS field effect transistors | |
| US4016595A (en) | Field effect transistor switching circuit | |
| US4742253A (en) | Integrated insulated-gate field-effect transistor circuit for evaluating the voltage of a node to be sampled against a fixed reference voltage | |
| US5304870A (en) | Source electrode-connected type buffer circuit having LDD structure and breakdown voltage protection | |
| JPS58103232A (ja) | インバ−タ回路 | |
| US5087836A (en) | Electronic circuit including a parallel combination of an E-FET and a D-FET | |
| JPS5856531A (ja) | 論理回路 | |
| KR890004454B1 (ko) | 논리회로 | |
| JPS5762632A (en) | Logical circuit using gate junction type field effect transistor | |
| JPH0363853B2 (ja) | ||
| JP2748476B2 (ja) | 定電圧発生回路 | |
| JPS61129920A (ja) | 半導体回路装置 | |
| KR930003930B1 (ko) | 이중 scfl 타입의 버퍼회로 | |
| JPH0426250B2 (ja) | ||
| JPH0652867B2 (ja) | Ｆｅｔロジック回路 |