JPS6030879Y2 - 前置波形記憶装置 - Google Patents

Description

【考案の詳細な説明】 本考案は既存−のＭＯＳ ＬＳＩなどによる波形記憶装
置に付加して簡易にその書き込み速度を高めるの置波形
記憶装置を提供しようとするものである。

現在、理工学の各所において重用されている波形記憶の
装置の主力はデジタル方式のものである。

これらは従来の同目的の装置であるストレージオシロス
コープにない特長をいくつか所有する優れた装置である
が、その書き込み速度は記憶回路のクロック周波数やＡ
／Ｄ変換器の変換速度によって強く制限され必ずしも高
度であるとはいえない。

特にＭＯＳ形の集積回路によって記憶回路が構成されて
いる機種ではメモリＩＣの集積度は高くこのため小型化
されまた装置価格も低廉であるが、このメモリに可能な
りロック周波数はせいぜい１〜２ＭＨｚにとどまり入力
信号の許容上限周波数も数十ＫＨ２の程度となっている
。

そしてこれより高速の機種ではＡ／Ｄ、Ｄ／Ａ変換器、
記憶回路とも極めて複雑かつ大規模化し通常著しく高価
なものとなっている。

本考案は上述前者の安価なしかし低速の波形記憶装置に
前置、付加することによって簡易かつ効果的にその書き
込み速度（記憶速度）を高めようとするものである。

既述のように高速化に際して大規模となる回路のひとつ
にＡ／Ｄ、Ｄ／Ａ変換回路がある。

デジタル方式の波形記憶装置においてその記憶速度を高
めようとすればメモリ主体の高速化と同時にメモリ素子
の前後に配されるＡ／Ｄ、Ｄ／Ａ変換器が高速化されね
ばならない。

そして通常この部分の高速化は必ず回路の複雑化を随伴
する。

これに対して本考案の装置では第１図に見られるように
ＣＣＤ等のアナログ的なメモリ素子を用いているためＡ
／Ｄ、Ｄ／Ａ変換が本質的に省略される。

即ちアナログ量のまま入力信号が記憶されるため高速の
信号を処理するＡ／Ｄ変換器は不要である。

こうしてアナログ的なメモリ素子をその記憶回路に採用
することにより装置全体が非常に簡単化され少ない費用
で主装置の使用上限周波数を拡大することができる。

本装置は高速の入力信号に対応した高速のクロックパル
スで入力信号をＣＣＤ等のアナログ記憶素子に書き込み
、次にその記憶素子の内容を後続する低速の主波形記憶
装置のクロックパルスに同期したクロックパルスによっ
て読み出し同時に高保持特性の主装置に書き込むもので
ある。

現在既にビデオ信号の遅延などの用途のＣＯＤ等におい
てその可能なりロックパルスの周波数はＭＯ３ＬＳＩの
メモリのｍ倍程度に達するものが知られている。

しかし一方これらのアナログ記憶素子の信号の長期保存
性はその記憶の原理が静電容量へのアナログ的な電荷蓄
積によっていることから回路の安定状態を保存しまた２
値のみを対象としているデジタル方式のＭＯＳ ＬＩＳ
メモリ等に比して著しく不良である。

このアナログ、デジタルの両方式の長所、短所を組合わ
せることにより全体として簡易に高速の波形記憶装置を
実現させることが本考案の要点である。

さて第１図において１が入力端子であり処理すべき信号
は１から減衰器２、増幅器３を経てＣＣＤ等の記憶素子
に適当な規模に調節される。

そして高速アナログスイッチ４を経て５なるＣＣＤ等に
より構成される記憶回路に入る。

５なる記憶回路に必要とされる駆動パルスは７の駆動回
路によって作られる。

この駆動回路７の入力となるクロックパルスは８なるス
イッチによってＷモードとＲモードに切り替えられる。

モしてＷは書き込みの状態であり、Ｒは読み出しの状態
である。

Ｗの位置では高速のクロックパルスが７に加えられ従っ
てこれにより５の記憶回路も素早く入力信号を取り込む
。

Ｒの位置では後続のデジタル方式等の主波形記憶装置の
クロックパルスに同期した低速クロックパルス発生回路
の作るパルスもしくは主波形記憶装置の使用するクロッ
クパルスそのものが７に加えられる。

９は書き込み用高速クロックパルス発生回路である。

この回路は後続の主装置と特に結合しなければならない
必要は原理的にはないが、後続の装置のクロックパルス
を前置装置においても時間基準として利用しようとする
場合などには主装置のクロックパルス回路とＰＬＬその
他の方法によって結合され両方のクロックパルスの間に
特定の周波数関係が戊り立つように構成されることもあ
る。

しかし一般には読み出し用のクロックパルス回路に比べ
てその独立性は高い。

１１は読み出しのための低速のクロックパルス発生回路
であり、後続の主波形記憶装置の書き込み時のクロック
パルスと同期してパルスを発生する。

この回路は後続の波形記憶装置から直接クロックパルス
が得られてそれを使用する時には省略されることもある
。

１０はクロックパルスを数えて記憶回路内のＣＣＤ等の
素子のセルの使用量を計測し４，６のアナログスイッチ
および８のスイッチを制御する。

なおこの８のスイッチはクロツクパル不の通過制御、切
替を担当するものでデジタル的なゲートの作用を為すも
のである。

そしてこれらの４゜６．８の各スイッチの動作はよく本
装置の動作を示し特徴づけている。

まず入力信号の書き込み時においてアナログスイッチ４
はオンの状態にあり、もうひとつのアナログスイッチ６
はオフ状態さらに８のスイッチはＷの位置にある。

こうして入力信号と書き込み用のクロックパルスとが５
の記憶回路に加わる状態が作られ既述のように高速のク
ロックパルスによって入力信号が５の記憶回路に蓄積さ
れる。

この後書き込みが続き記憶素子の全セルが満たされた時
クロックパルスを数えている１０の各スイッチの制御回
路が出力信号を出してアナログスイッチ４をオフ、同６
をオンとし同時にスイッチ８をＲの位置とする。

この結果５に蓄えられていた信号は後続の波形記憶装置
の書き込みに合わせ読み出され後続装置に移される。

読み出しの完了は書き込み時と同じく１０の回路によっ
て監視され記憶素子の全セル相当分の計数が終ると各ス
イッチは最初の状態にもどる。

以下この書き込みと読み出しのサイクルを繰り返すので
あるが繰り返しが不都合であれば１０の制御回路内にた
とえばＲ−Ｓフリップフロップを設けて手動等のリセッ
トによって初期の状態にもどるようにし一同限りの動作
をさせることも可能である。

本装置の付加による性能の向上は前述のようにＣＣＤ等
のクロック周波数の上限はＭＯＳ ＬＳＩメモリのクロ
ックパルスのそれの用倍以上に達するもののＣＣＤ等の
信号保存性が低いことからあまりゆっくり読み出すこと
はできず従って書き込みと読み出しのクロックパルスの
周波数比は必ずしも用倍にはならず記憶速度の改善率は
０倍以下にとどまるが、それでも本装置によってＭＯＳ
ＬＳＩを使用した波形記憶装置の記憶速度を数倍以上
に高めることが可能である。

そしてこのために必要な回路としてはアナログ記憶回路
と高速のアナログスイッチがやや特殊な部類に属するも
のであるが他は一般的なデジタル回路等であり、本装置
を付加、設置することが殊さら多大の費用を求めること
はない。

既述の各事項を総合し全体の性能から見る時本原理、当
装置を用いたセミアナログ方式の波形記憶装置は同性能
の純粋なデジタル方式の波形記憶装置と比較して非常に
安価である。

なお上述の性能は現在の素子の水準にもとづいたもので
あり、より高速、高保持の記憶素子が開発されれば更に
記憶速度を向上させ得ることはもちろんである。

アナログ的な一時記憶を併用する本考案の方法は高速の
Ａ／Ｄ変換を不要としていることなどから本質的に高速
波形記憶に適したものである。

デジタル方式の波形記憶装置の高速化が極めて大がかり
になるのに対し本方法は高速の波形記憶装置を安価に提
供する強力な方法である。

本装置は計測器としての波形記憶装置に直ちに使用可能
であるが、本装置が計測器としての使用に耐え得る精度
を有していることから当然計測以外の記憶の目的にも十
分応用できるものである。

なお第１図のＣＣＤ等による記憶回路５は本装置の中で
特殊な回路のようにも見えるが実はＣＣＤ等の応用例の
内ではもつとも基本的である遅延回路がその内容であり
一般によく知られている回路がそのまま適用できる。

即ちＣＣＤ等の素子に適当な電源電圧を印加した後指定
されたピンにクロックパルスを送り、別の指定されたピ
ンに入力信号を加えることに他ならないのである。

またこの遅延回路には各種の工夫の加えられた変形回路
もいくつか知られていてそれぞれ優れた機能を持つもの
であるがそれらも大力その機能を生して使用可能である
。

たとえば有用なものとして２個のＢＢＤを使用して実効
的にクロックパルスの周波数の２倍のサンプリングレー
トを得る回路が知られているがこれもそのまま５の回路
に利用でき、本装置が高速書き込みを目的としているこ
とから特にその価値が大である。

これに類似した手法はデジタル方式の記憶回路において
も用いられることがあるが、デジタル方式の波形記憶装
置では既述のようにＡ／Ｄ変換器の問題があり単に記憶
回路を高速にするだけでは装置全体の記憶速度は向上し
ない。

しかし本前置装置においてはこの手法は大変効果的であ
る。

即ちこの手法によればＢＢＤ等の記憶速度は容易に２倍
化され、このことはまた直ちに装置の記憶速度の２倍化
ともなり得るのである。

現在の中程度の速度のＢＢＤのクロックパルスの周波数
が既にＭＯＳ ＬＳＩのメモリのそれとほぼ同等の状況
にあることから、こうしてＢＢＤへの記憶速度が２倍化
されれば当装置装置によってＭＯＳ ＬＳＩのメモリ素
子を使用した波形記憶装置の記憶速度を２倍に高めるこ
とは一般用の入手の容易なりＢＤで可能となる。

本考案の装置が以上のように高速の記憶素子を１〜２個
のみ必要とすることはデジタル方式の装置が通常少なく
とも８個以上の高速記憶素子を必要とすることと比較し
て大きな特長である。

この他のブロックも各々はぼ標準的な回路をその内容と
している。

【図面の簡単な説明】

第１図は本考案の前置波形記憶装置の原理、構成を示す
ブロック図である。 図において各ブロックはそれぞれ機能回路部分を示し、
実線は信号およびクロックパルスの流路を、破線は制御
信号の作用光を示す。 また一点鎖線内が当装置波形記憶装置を表わし後続する
波形記憶装置を一点鎖線の外に示した。

Claims (1)

【実用新案登録請求の範囲】
1. Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ、 Ｂ
   ｕｃｋｅｔ ＢｒｉｇａｄｅＤｅｖｉｃｅ等の高速アナ
   ログ遅延素子（以下ＣＣＤ等と称す）を一時記憶回路に
   使用し、−この記憶回路用に設けられた高速書き込み用
   クロックパルス回路と後続の波形記憶装置の書き込みと
   同期した読み出し用クロックパルス回路または後続の波
   形記憶装置からのクロックパルスの導入路を有し、入力
   信号の書き込み、読み出し時にそれぞれクロックパルス
   を切り替えるスイッチを持ちデジタル方式等の波形記憶
   装置に前置される波形記憶装置。